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I. TEMA

Polarizacin de los FET (Configuracin de polarizacin fija).

II. INTRODUCCION

Los transistores ms conocidos son los llamados bipolares (NPN y PNP),


llamados as porque la conduccin tiene lugar gracias al desplazamiento de
portadores de dos polaridades (huecos positivos y electrones negativos), y son de
gran utilidad en gran nmero de aplicaciones pero tienen ciertos inconvenientes,
entre los que se encuentra su impedancia de entrada bastante baja. Existen unos
dispositivos que eliminan este inconveniente en particular y que pertenece a la
familia de dispositivos en los que existe un solo tipo de portador de cargas, y por
tanto, son unipolares. Se llama transistor de efecto campo.

III. OBJETIVO

Estudiar la configuracin de polarizacin fija de los FET, donde analizaremos el


mtodo matemtico y grfico mediante el desarrollo de un ejemplo para cada uno
de estos.

IV. MARCO TERICO


CONFIGURACIN DE POLARIZACION FIJA
La configuracin de polarizacin ms simple para el JFET de canal n aparece en la Figura
1. Conocida como configuracin de polarizacin fija, es una de las pocas configuraciones
de FET de un modo directo tanto con un mtodo matemtico como con un grfico.

Figura 1. Configuracin de
polarizacin fija

En este trabajo de investigacin se incluyen ambos mtodos para demostrar la diferencia


entre las dos filosofas y tambin para establecer el hecho de que se puede obtener la
misma solucin con cualquiera de los dos mtodos. La configuracin de la Figura 1
incluye niveles de Vi y Vo y los capacitores de acoplamiento (C1 y C2). Recuerde que
los capacitores de acoplamiento son circuitos abiertos para el anlisis de cd y bajas
impedancias (en esencia cortocircuitos) para el anlisis de ca. La presencia del resistor
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RG garantiza que Vi aparecer a la entrada del amplificador de FET para el anlisis de
ca. Para el anlisis de cd,
IG 0A
Y
VRG = IG R G = (0A)R G = 0V

La cada de voltaje de cero volts a travs de R G permite reemplazar R C con un equivalente


de cortocircuito, como aparece en la red de la Figura 2, especficamente dibujada de
nuevo para el anlisis de cd.

Figura 2. Red para el anlisis de cd

El hecho de que la terminal negativa de la batera est conectada directamente al potencial


positivo definido de VGS deja ver con claridad que la polaridad de VGS es directamente
opuesta a la de VGG . La aplicacin de la ley de voltajes de Kirchhoff en el sentido de las
manecillas del reloj de la malla indicada de la Figura 2 nos da
VGG VGS = 0
Y
VGS = VGG
Como VGG es una fuente de cd fija, la magnitud del voltaje VGS es fija, de ah la
designacin de configuracin de polarizacin fija. La ecuacin de Shockley controla
ahora el nivel resultante de la corriente de drenaje ID :
VGS 2
ID = IDSS (1 )
Vp

Como VGS es una cantidad fija para esta configuracin, su magnitud y signo simplemente
se sustituyen en la ecuacin de Shockley para calcular el nivel de ID . sta es una de las
pocas instancias en que la solucin matemtica de una configuracin de FET es bastante
directa. Un anlisis grfico requerira una grfica de la ecuacin de Shockley como se
muestra en la Figura 3. Recuerde que al seleccionar VGS = Vp /2 obtendr una corriente
de drenaje de IDSS /4 cuando grafique la ecuacin. Los tres puntos definidos por IDSS , Vp
y la interseccin que acabamos de describir bastarn para trazar la curva.
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Figura 3. Representacin grfica Figura 4. Determinacin de la
de la ecuacin de Shockley. solucin para la configuracin de
polarizacin fija.

En la Figura 4, el nivel fijo de VGS se superpuso como una lnea vertical trazada por VGS =
VGG . En cualquier punto de la lnea vertical, el nivel de VGS es VGG : simplemente, el
nivel de ID se determina en esta lnea vertical. El punto donde las dos curvas se cortan es
la solucin comn de la configuracin, comnmente conocido como punto de operacin
o quiescente. El subndice Q se aplicar a la corriente de drenaje y al voltaje de la
compuerta a la fuente para identificar sus niveles en el punto Q. Observe en la Figura 4
que el nivel quiescente de ID se determina trazando una lnea horizontal del punto Q al
eje vertical ID . Es importante darse cuenta que una vez que se construya y opere la red de
la Figura 1, los niveles de ID y VGS que leern los medidores de la Figura 5 son los valores
quiescentes definidos por la Figura 4.

Figura 5. Medicin de los valores


quiescentes de y

El voltaje del drenaje a la fuente de la seccin de salida se determina al aplicar la ley de


voltajes de Kirchhoff como sigue:
+VDS + ID R D VDD = 0
Y
VDS = VDD ID R D

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Recuerde que voltajes de ndice nico se refieren al voltaje en un punto con respecto a
tierra. Para la configuracin de la Figura 2,
VS = 0 V
Con la notacin de subndice doble, tenemos
VDS = VD VS
O
VD = VDS + VS = VDS + 0 V
Y
VD = VDS
Adems,
VGS = VG VS
O
VG = VGS + VS = VGS + 0 V
Y
VG = VGS
El hecho de que VD = VDS y VG = VGS es muy obvio porque VS = 0, pero las derivaciones
anteriores se incluyeron para enfatizar la relacin entre la notacin de subndice doble y
subndice nico. Como la configuracin requiere dos fuentes de cd, su uso es limitado y
no se incluir en la lista venidera de las configuraciones de FET ms comunes.
EJEMPLOS POR LOS DOS MTODOS
Realizar por los dos mtodos la red de la siguiente figura:

Calcular:

a) = ?
b) = ?
c) =?
d) =?
e) =?
f) =?

Condiciones Iniciales:
= 10
= 8
= 2
5

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= 16
= 2
= 1
MTODO MATEMTICO

a) = ?
=
= 2

b) = ?

= (1 )

2
= 10 (1 )
8
= 10 (0.75 )

= 5.625

c) =?
=
= 16 (5.625 2)
= 4.75

d) = ?
=
= 4.75

e) = ?
=
= 2

f) = ?
= 0

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MTODO GRFICO
La curva de Shockley resultante y la lnea vertical trazada por = se dan en la
siguiente figura.

a) = ?
=
= 2

b) = ?
= 5.625

c) =?
=
= 16 (5.6 2)
= 4.8

d) = ?
=
= 4.8

e) = ?
=
= 2

f) = ?
= 0

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V. CONCLUSIONES

Es de gran importancia aplicar la ley de voltaje de Kirchhoff, para obtener el


voltaje de drenaje a fuente de la seccin de salida.
Los resultados confirman claramente que las soluciones generadas bajo el enfoque
matemtico y grafico son muy cercanas.
Destacar adems que los voltajes con subndices sencillos se refieren al voltaje en
el punto con respecto a tierra para esta polarizacin fija.

VI. REFERENCIAS

ROBERT L. BOYLESTAD, Electrnica: Teora de circuitos y dispositivos electrnicos, Dcima edicin, Mxico, 2009.
LOUIS NASHELSKY, Electrnica: teora de circuitos y dispositivos electrnicos, Octava edicin, Mxico, 2003.

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