Leccin 9
Componentes de los modelos estructurales
9.1. Propsito
Los modelos estructurales y procesales en el ni-
vel de mquina convencional estudiados en la Pri-
mera Parte son rudimentarios, pero suficientes pa-
ra el usuario de la mquina (programador en este
nivel), que necesita fundamentalmente un modelo
funcional completo y solamente una idea general
de la estructura y del funcionamiento internos. Pa-
ra el diseador, o, simplemente, para quien quie-
ra comprender cabalmente el funcionamiento, son
necesarios modelos mucho ms detallados.
Empezaremos esta Segunda Parte estudiando
los componentes y los elementos conceptuales b-
sicos con los que se construyen esos modelos de-
tallados, en dos Lecciones de carcter general. En
sta presentaremos los bloques que componen
los modelos estructurales, y en la siguiente defi-
niremos la notacin para los modelos procesales.
Adems, en ambas adelantaremos, como ilustra-
cin, los modelos correspondientes a Smplez, cu-
ya implementacin estudiaremos en la Leccin 11.
Los de Algortmez y Regstrez se vern en sus res-
pectivas Lecciones (13 y 16).
El nivel de micromquina no siempre existe
(Apartado 0.7). Depende de cmo est concebida
319
la unidad de control: si se construye con lgica
cableada, entonces los sistemas del nivel de m-
quina convencional se implementan directamente
con componentes que son sistemas del nivel de
circuito lgico. El nivel de micromquina aparece
cuando la implementacin de la unidad de control
se basa en una memoria (memoria de control) cu-
yo contenido (microprogramas) determina el mo-
delo procesal. Estudiaremos con todo detalle esta
implementacin en las Lecciones 12 y 13.
Esta Segunda Parte tiene como ttulo El nivel
de microarquitectura. Segn la definicin que da-
remos en el Apartado 12.7, la microarquitectu-
ra comprende los modelos del nivel de microm-
quina, si sta existe, y, en todo caso, los mode-
los estructurales y procesales detallados del nivel
de mquina convencional, independientemente de
la tcnica seguida para la implementacin de la
unidad de control. A este respecto, conviene ha-
cer una precisin terminolgica: Microsmplez
(Leccin 11), Microalgortmez (Leccin 13) y
Microrregstrez (Leccin 16) son las mismas
mquinas (Smplez, Algortmez y Regstrez) des-
critas en el nivel de microarquitectura. (El prefijo
micro no tiene aqu nada que ver con el tamao
fsico).
320
RUTA DE DATOS:
transferencias
instruc
ciones
micrordenes
estado
datos
ruta de datos
micrordenes
Figura 9.1 Modelo estructural abstracto del nivel de mquina convencional.
9.2. Ruta de datos y sistema de con-
trol
Una ruta de datos es una estructura constitui-
da por un conjunto de elementos (buses, registros
y circuitos combinacionales) interconectados, cu-
yas funciones son transferir, memorizar y proce-
sar las informaciones (instrucciones, direcciones
y operandos) procedentes de (o con destino a) la
MP y los dispositivos perifricos.
Los elementos de la ruta de datos son rganos
ejecutores, que obedecen las rdenes dadas por un
sistema de control.
Secuenciadores
En los modelos estructurales de grandes blo-
ques que presentbamos en la Primera Parte (Fi-
guras 1.1, 2.1, 6.1 y 8.1) aparecan una unidad de
control y unos controladores de entrada y sali-
da. En la unidad de control hay algunos elemen-
tos de la ruta de datos, como el contador de pro-
grama y el registro de instruccin, pero su compo-
nente fundamental es el secuenciador central: un
sistema que genera en cada momento las micror-
denes oportunas (seales binarias) para que se lle-
ven a cabo las operaciones en los otros componen-
tes de la ruta de datos. Igualmente, los controlado-
res de perifricos tienen, entre otros componentes
(como los registros que materializan a los puertos
Leccin 9. Componentes de los modelos estructurales
SISTEMA DE CONTROL: OTROS SUBSISTEMAS:
micrordenes
micrordenes
instrucciones
datos e
secuenciador memoria
central principal
micrordenes
micrordenes
secuenciador
datos
perifrico
subordinado
de entrada y salida), un secuenciador que gobier-
na el funcionamiento del perifrico. Asimismo, la
memoria principal y ciertos operadores aritmti-
cos pueden requerir un secuenciador propio. Son
estos secuenciadores, central y subordinados, los
que definen realmente el funcionamiento de la m-
quina, porque la ruta de datos es un sistema pasi-
vo, gobernado por ellos.
As, el conjunto de secuenciadores constituye
un sistema de control, que gobierna y controla las
actividades de la ruta de datos y las de otros com-
ponentes (operadores aritmticos secuenciales, pe-
rifricos, memoria principal, etc.) en el proceso de
bsqueda y ejecucin de las instrucciones. Desde
esta perspectiva, un modelo estructural genrico
en el nivel de mquina convencional es el formado
por los componentes mostrados en la Figura 9.1.
El inters de este punto de vista (ms abstracto
que el de las Figuras 1.1, 2.1, 6.1 y 8.1) es que
pone de manifiesto las funciones de cada una de
esas grandes partes: el secuenciador central gene-
ra micrordenes para gobernar el funcionamiento
de la ruta de datos, y sta realiza las funciones de
transferencia, procesamiento y memorizacin. Los
secuenciadores subordinados gobiernan a la MP, a
los perifricos, y, en general, a cualquier otro sub-
sistema que tenga un modo de funcionamiento se-
cuencial (por ejemplo, la unidad de gestin de me-
moria de Algortmez, o la unidad de coma flotante
de Regstrez).
9.3. Componentes de las rutas de datos 321

Funcionamiento sncrono NOT: OR: AND:

s e1 e1 s
e s
Aunque en esta Leccin nos centraremos en los e2 e2
_
s=e s = e1 + e2 s = e1 . e2
modelos estructurales, tendremos que adelantar al-
e s e1 e2 s e1 e2 s
gunos detalles procesales, especialmente para po- 0 1 0 0 0 0 0 0
1 0 0 1 1 0 1 0
der describir los modelos funcionales de los com- 1 0 1 1 0 0
1 1 1 1 1 1
ponentes. Supondremos que el modo de funcio-
namiento es, esencialmente, sncrono, gobernado
por una seal de reloj peridica, R. Esto quiere de- XOR: NOR: NAND:
cir que hay sincrona (correspondencia en el tiem- e1 s
e1
s
e1 s
e2 e2 e2
po) entre los cambios de valor de los niveles lgi- __________ _____
s = e1 e2 s = e1 + e2 s = e1 . e2
cos de las micrordenes y los cambios de valor del e1 e2 s e1 e2 s e1 e2 s
nivel lgico del reloj. Sin embargo, tambin vere- 0 0 0 0 0 1 0 0 1
0 1 1 0 1 0 0 1 1
mos un modo de funcionamiento asncrono para 1 0 1 1 0 0 1 0 1
1 1 0 1 1 0 1 1 0
las transferencias con los controladores de perif-
ricos. Figura 9.2 Puertas lgicas.
Cada secuenciador tiene su propio reloj, una se-
al peridica cuadrada: permanece el mismo tiem-
po en el nivel lgico 0 que en el 1. Llamare- 9.3. Componentes de las rutas de
mos flanco de subida al cambio de 0 a 1 de datos
esta seal y flanco de bajada al cambio de 1 a
0. El perodo de reloj es el tiempo que transcu- El nivel de abstraccin de microarquitectura es
rre entre dos flancos de subida o entre dos flancos superior al nivel de circuito lgico. Pero a veces es
de bajada. conveniente, para una mejor comprensin, descen-
Para uniformar la exposicin, supondremos der a ste. Vamos a recordar brevemente las fun-
tambin que las micrordenes generadas por un ciones de las puertas lgicas, los biestables y los
secuenciador slo cambian de valor (de 0 a 1 registros, dando por supuesto que el lector ya sabe
o de 1 a 0) en los flancos de bajada del reloj. algo de este nivel (de no ser as, puede acudir al
Por tanto, todas las micrordenes estn sincroni- Apndice B, donde se resumen los conocimientos
zadas con el reloj y sus valores permanecen cons- necesarios).
tantes entre dos flancos de bajada: cada vez que
llega uno el secuenciador cambia de estado, y, con Puertas lgicas
un pequeo retardo (despreciable con relacin al
perodo de reloj, pero importante, como veremos, En la Figura 9.2 aparecen los smbolos grficos
para el funcionamiento), algunas de las microrde- de los distintos tipos de puertas, junto con las fun-
nes que estaban activas desaparecen (cambian ciones lgicas que realizan.
de 1 a 0), otras que no lo estaban aparecen
(cambian de 0 a 1), y otras mantienen su va- Sistemas combinacionales
lor.
Trataremos como cajas negras a los sistemas
Finalmente, y para concretar, supondremos que
construidos con puertas. Las entradas y salidas se-
el perodo del reloj de la UCP es 100 ns (fre-
rn, en general, configuraciones o listas1 de
cuencia 10 MHz) en Smplez, 30 ns (frecuen-
cia 33 MHz) en Algortmez y 10 ns (frecuencia 1
No conjuntos, porque el orden es importante: la confi-
100 MHz) en Regstrez. guracin 110 es diferente de 011 y de 101.
322
Op
16
Op 16
UD
UAL
16 16
16
16
DSC MPX
4 sum
16 16 16 16
Op
16 16 funcin
ALN lgica
Figura 9.3 Sistemas combinacionales.
niveles lgicos, es decir, cadenas de ceros y unos.
Cuando sea preciso concretar el nmero n de nive-
les (o nmero de lneas) lo indicaremos al lado
de una pequea barra inclinada sobre la correspon-
diente lnea, como puede verse en la Figura 9.3,
donde hemos supuesto n = 16 en la mayora de los
casos.
Una unidad aritmtica y lgica (UAL) tiene
dos entradas y una salida, aunque para ciertas ope-
raciones (not, dec, etc.) acta solamente sobre una
de las entradas. A veces se utiliza, adicionalmente
a la UAL, otra unidad aritmtica exclusivamente
para el clculo de la direccin efectiva; la llamare-
mos sumador de direcciones (SD). Las operacio-
nes que consisten en desplazamientos y rotaciones
de un operando suelen realizarse en un subsistema
especfico, la unidad de desplazamiento (UD).
Un descodificador (DSC) n a 2n (n = 4 en la
figura) activa una de sus salidas en funcin de la
codificacin binaria que se presenta a la entrada.
Un multiplexador (MPX) de 2m grupos de entra-
das de n lneas cada grupo (m = 2, n = 16 en la
figura) selecciona a la salida uno de los grupos de
entrada, de acuerdo con la codificacin binaria da-
da en las m lneas de seleccin.
Los circuitos de alineamiento (ALN) colo-
can un dato en las lneas adecuadas. Veremos su
utilidad en el controlador de la MP de Algortmez
Leccin 9. Componentes de los modelos estructurales
RESULT
12
16 pac
sum
UAL tra2
1 2 dec1
12 12
OP1 OP2
50ns tiempo
R
2
OP1
OP2
RESULT =
OP1+OP2
Figura 9.4 Unidad aritmtica de Smplez.
(Apartado 14.2) y en la ruta de datos de Regstrez
(Apartado 16.5).
Finalmente, a veces tendremos necesidad de in-
dicar funciones lgicas particulares, para las que
existir un circuito combinacional en cuya com-
posicin no siempre entraremos.
Supondremos que el tiempo de respuesta de
cualquier circuito combinacional es inferior a la
mitad de un perodo de reloj (en el caso de Sm-
plez este tiempo es 50 ns, en Algortmez 15 ns y
en Regstrez 5 ns). Como ejemplo, en la Figura 9.4
puede verse que la salida de la UAL de Smplez,
ante cambios en las entradas que se producen en
un flanco de bajada, se estabiliza con un peque-
o retardo, pero siempre antes del siguiente flan-
co de subida. Las zonas sombreadas indican que
las seales toman valores concretos, unas 0 y
otras 1: OP1, OP2 y RESULT no son seales bi-
narias, sino listas de seales (doce en Smplez,
diecisis en Algortmez y treinta y dos en Regs-
trez). Una lnea horizontal antes o despus de una
zona sombreada significa que los valores estn in-
definidos2 . Observe que sum es una microorden
2
Normalmente, debido a que proceden de un bus que est
en estado de alta impedancia (Apartado B.6).
9.3. Componentes de las rutas de datos 323

generada por el secuenciador, y, por tanto, cambia Entradas de datos:

de valor con un ligero retraso con respecto a los S Q J Q D Q
_ _ _
flancos de bajada; esto se indica en la figura por la R Q K Q Q
inclinacin con que sube y baja.
SR Qantes Qdesp. JK Qantes Qdesp. D Qantes Qdesp.

00 Q Q 00 Q Q 0 Q 0
01 Q 0 01 Q 0 1 Q 1
Biestables 10 Q 1 10 Q 1_
11 Q ? 11 Q Q
De los biestables cabe decir lo mismo que de
las puertas: slo aparecern en la descripcin del Entradas de control:

nivel de microarquitectura cuando sea necesario, Q Q Q Q

R CL _ R CL _ R CL _ R CL _
o conveniente, dar algn detalle a nivel de bit. Q Q Q Q
En la Figura 9.5 recordamos las funciones de los cerrojo cerrojo sincronizado sincronizado
positivo negativo por flancos por flancos
tres tipos ms comunes: SR, JK y D. Por otra par-
de subida de bajada
te, e independientemente de ese tipo, los biestables
tienen una entrada de control, normalmente conec- Figura 9.5 Biestables.
tada al reloj (CL), con cuatro modalidades dis- cerrojo
positivo n
tintas de funcionamiento: en el biestable cerro-
R err
jo los eventuales cambios de estado se producen
siempre que CL = 1 (entrada de control positiva) n
o CL = 0 (entrada de control negativa), mientras cerrojo
que en los sincronizados por flancos los cam- negativo
n
bios nicamente pueden producirse en el instante R err

en que la entrada CL presenta una transicin de

0 a 1 (sincronizado por flanco de subida) o de 1 n
sincronizado
por flancos
a 0 (sincronizado por flanco de bajada). El smbo- de subida
n
lo de un determinado biestable se obtendr super- R err
poniendo uno de los tres de la parte superior de la
figura con uno de los cuatro de la parte inferior. n
Como indican los smbolos de la figura, la reali- sincronizado
por flancos
zacin de los biestables normalmente permite dis- de bajada n
R err
poner tanto de la salida que corresponde al estado,
Q (0 o 1), en que se encuentra el biestable
n
como de su complemento, Q (1 o 0, respecti-
vamente). Figura 9.6 Registros.

Registros
Al utilizar un registro haremos abstraccin del
tipo (SR, JK o D) de sus biestables componentes y
de los circuitos lgicos asociados. Slo nos intere-
sa saber que es un registro de carga en paralelo,
que mantiene un estado de n bits a su salida mien-
tras no se den ciertas condiciones en sus entradas,
y que cuando estas condiciones se dan su estado
queda sustituido por los valores de las n entradas.
S ser importante indicar si es de tipo cerrojo, o
sincronizado por flancos de subida, o sincronizado
por flancos de bajada (vase la notacin grfica en
la Figura 9.6).
Adems, una circuitera adicional interna per-
mite disponer de un permiso de entrada, u or-
den de carga, err (entrada en el registro RR).
324 Leccin 9. Componentes de los modelos estructurales

La funcin de esta seal es permitir o inhibir la S = (RR)

carga del registro, es decir, la transferencia a sus n
R err
biestables (y la presentacin a su salida) de los ni- RR
veles lgicos presentes en la entrada. As, en un sincronizado
n
por flancos
registro sincronizado por flancos de bajada los ni- de bajada E
veles presentados a su entrada sustituyen a los que
tuviese previamente el registro nicamente en el R

instante de la transicin de 1 a 0 de R (la seal E

DAT1 DAT2
de reloj, que va a las entradas CL de los biesta-
bles) y solamente si en ese instante err = 1. err
La Figura 9.7 ilustra el comportamiento de los
registros sincronizados por flancos. La microorden S DAT1 DAT2
de carga, err, la genera el secuenciador, y ste fun-
ciona sincronizado con el mismo reloj que activa
la entrada CL de los biestables del registro. Por S = (RR)

tanto, err aparece (cambia de 0 a 1) inmedia- n

err
tamente despus de un flanco de bajada. En conse- R RR
cuencia, su efecto sobre el registro no ocurre hasta sincronizado
por flancos n
el siguiente flanco, y de ah que el registro conser- de subida E
ve los valores que tuviese anteriormente hasta el
siguiente flanco de bajada (parte superior de la fi- R
gura) o de subida (parte inferior), segn el tipo de E
DAT1 DAT2
registro.
En el primer caso (registro sincronizado por err
flancos de bajada), la microorden err y el dato de
entrada se quitan en el mismo flanco de bajada, S DAT1 DAT2
pero como estas acciones son dependientes del se-
cuenciador, y, por tanto, aunque sea mnimamente, Figura 9.7. Registros sincronizados por flancos: mode-
van retrasadas con relacin a ese flanco, el resulta- lo funcional.
do es que el registro toma el valor de la entrada.
En un registro cerrojo la salida toma el valor que
el tiempo de basculamiento de los biestables del
tenga la entrada, y cambia si sta cambia, durante
registro.
todo el tiempo en que la microorden de carga est
En ocasiones necesitaremos un registro con una
activada y la seal de reloj est con el nivel lgi-
funcin adicional de contador, lo que implica ms
co 1 (o 0, si la entrada de reloj es negativa).
circuitos adicionales. Nos limitaremos a suponer
Ante los cambios de E indicados en la Figura 9.7,
la existencia de tales circuitos, indicando simple-
el cerrojo con reloj positivo se comportara igual
mente una nueva microorden de entrada al regis-
que el sincronizado por flancos de subida (parte in-
tro, incr. Cuando incr = 1 (que se supone in-
ferior de la figura), porque en este caso E no cam-
compatible con err = 1) en el instante de un flanco
bia durante el tiempo en que R = 1. Sin embargo,
de reloj3 el estado o contenido del registro se in-
un cerrojo con reloj negativo no funcionara como
muestra la parte superior, porque tomara el valor 3
Esta funcin de contador no se puede realizar con regis-
E en cuanto R = 0. Para las seales mostradas, la tros cerrojo, porque los incrementos se sucederan de manera
salida S seguira a E con un retardo muy pequeo, incontrolable cuando incr = 1 y R = 1.
9.3. Componentes de las rutas de datos
crementa en una unidad. De igual modo, en algu-
nos registros necesitaremos una entrada de pues-
ta a cero, crr, de modo que cuando crr = 1 (in-
compatible con las anteriores) todos sus biestables
pasan a tener el valor lgico 0.
Memorias locales
A partir de cuatro registros de trabajo en la UCP
resulta conveniente organizarlos como una memo-
ria local (ML). En principio, esta memoria tendr
una entrada de direccionamiento o seleccin del
registro en el que se desea escribir y otra de selec-
cin del registro que se quiere leer, pero nada im-
pide (a costa de complicar los circuitos internos)
que sean varias las entradas y/o varias las salidas,
de manera que se pueda trabajar simultneamente
con varios registros.
En la Figura 9.8 se representa la ML que utili-
zaremos en Microalgortmez. Tiene diecisis re-
gistros de diecisis bits, una entrada y dos sali-
das4 . E es el dato de entrada, a cargar en el regis-
tro direccionado por re, y S1 y S2 son las salidas,
iguales a los contenidos de los registros direccio-
nados por rs1 y rs2.5 La entrada est sincroniza-
da por flancos de bajada, de modo que si en un
flanco es el = 1, se transfiere la entrada E al re-
gistro direccionado por re. El efecto de el depen-
de del valor de b/pl (byte/palabra): si b/pl = 0,
los diecisis bits de E se transfieren al registro di-
reccionado, pero si b/pl = 1 slo se transfieren los
ocho bits menos significativos (quedando inaltera-
dos los ocho bits ms significativos del registro).
En otras organizaciones puede ser necesario dar
ms informacin. Por ejemplo, si la longitud de la
palabra (y de los registros) es treinta y dos bits,
habr que indicar si la transferencia es de un by-
te, de media palabra (dos bytes), o de una palabra.
4
Una posible realizacin en el nivel de circuito lgico
puede verse en la Figura B.37 del Apndice B.
5 6
re, rs1 y rs2, a diferencia de las otras micrordenes, que
son seales binarias, pueden tener, en el caso de esta ML,
diecisis valores diferentes, es decir, cada una de ellas co-
rresponde a cuatro lneas binarias.
325
S1 S2
16 16
re
el
4
rs1
R0 R15
b/pl
4
rs2 R
4
16
E
Figura 9.8. Memoria local de diecisis registros con
una entrada y dos salidas.
Las salidas son independientes de los flancos (y de
b/pl), es decir, el valor de S1 es, en todo momen-
to, el contenido del registro direccionado por rs1
y el de S2, el del registro direccionado por rs2.
En esta memoria se puede escribir en un regis-
tro y leer otros dos cualesquiera simultneamente.
En particular, se puede leer un registro y escribir
en el mismo perodo. Si durante un perodo de re-
loj (entre dos flancos de bajada) se mantiene, por
ejemplo, el = 1, b/pl = 0 y re = rs1 = 15 (1111
en cada uno de los dos grupos de cuatro lneas de
direccin), se tendr disponible en S1 el conteni-
do de R15 durante ese tiempo, y al llegar el flanco
que termina el perodo se introducir en R15 el va-
lor presente a la entrada6 . ste, de hecho, ser el
procedimiento que seguiremos en Algortmez pa-
ra incrementar el contador de programa (que es,
precisamente, R15). En Regstrez, sin embargo, la
ML est sincronizada por flancos de subida, y la
escritura ocurre en la mitad del ciclo de reloj: a
partir de ese momento se leer el nuevo valor.
Los buses como elementos de interconexin
Los componentes de las rutas de datos se inter-
conectan a travs de buses. En un momento dado
solamente un componente puede depositar su con-
Para comprender esto, recurdese que las micrordenes
estn ligeramente retrasadas con respecto a los flancos de re-
loj: cuando llega el primer flanco a la ML todava es el = 0, y
cuando llega el siguiente an es el = 1.
326 Leccin 9. Componentes de los modelos estructurales

tenido binario en el bus, pero varios pueden tomar erc

R R erd
los valores binarios de sus lneas. Las microrde- RC RD

nes generadas por el secuenciador central (o por bus B2

secuenciadores subordinados, en su caso) contro-
sra srb
lan en cada momento qu componente accede al
bus para depositar su contenido, y qu componen- R era R erb
RA RB
te o componentes toman este contenido.
bus B1 bus B3
Como ilustracin, en la Figura 9.9 se represen-
tan cuatro registros conectados por un bus, B2.
RA y RC estn sincronizados por flancos de ba- R

jada, RB por flancos de subida y RD es un cerro- bus B1

DAT1 DAT2
jo positivo. RC tomar el contenido del bus B2
en un flanco de bajada si la microorden erc es- era
t activada en ese instante. RD lo tomar siempre
que R = 1 y erd = 1. Las micrordenes sra y srb (RA) DAT0 DAT1 DAT2

son incompatibles (el secuenciador nunca har que

sra
ambas tomen simultneamente el valor lgico 1),
y los tringulos que reciben estas micrordenes bus B2
DAT0 DAT1 DAT2
representan a los circuitos que permiten deposi-
tar en el bus el contenido de los correspondien- erc, erd
tes registros7 . Durante todo el tiempo que sra = 1
(o srb = 1), los contenidos (estados) de todos los (RC) DAT0 DAT1 DAT2
biestables de RA (o de RB) se transmiten a las l-
neas del bus B2. Aunque en la figura slo se con- (RD) DAT0 DAT1 DAT2
templa que RA y RB sean fuentes para el bus B2
y RC y RD destinos, tambin pueden proveerse
las vas inversas, es decir, podramos, por ejem- Figura 9.9 Conexin de registros a travs de un bus.
plo, permitir que RD depositase su contenido en el
bus B2 simplemente poniendo una salida de RD al preciable ese tiempo, subsumido en la inclinacin
bus controlada por una microorden srd. con la que dibujamos el cambio de valores en los
Cuando un registro toma (porque est activada cronogramas.
la correspondiente microorden de entrada) los va- Analicemos el comportamiento dinmico del
lores presentados a su entrada, hay un tiempo de sistema de registros interconectados por bus de la
conmutacin hasta que sus biestables basculan, Figura 9.9. Supongamos, como se muestra en la
tiempo que consideraremos despreciable con rela- parte inferior, que en el instante del flanco de ba-
cin al perodo de reloj. Por otra parte, cuando se jada en el que empezamos a considerar los acon-
pone la salida de un registro en un bus, los valores tecimientos el secuenciador activa la microorden
binarios en las lneas del bus tardan en estabilizar- era, que se mantiene durante dos perodos de re-
se un tiempo que depende de las caractersticas y loj, y las micrordenes sra, erc y erd, que se man-
la longitud del bus. Los buses internos de la UCP tienen durante uno ms. Como hemos visto antes
son muy rpidos, y consideraremos tambin des- (Figura 9.7), el registro RA mantiene los valores
7
En el nivel de circuito lgico, estos smbolos se desglo-
que tuviese anteriormente (DAT0) hasta el segun-
san en tantas puertas triestado como lneas tenga el bus y do flanco. Dado que sra = 1, estos valores se esta-
biestables los registros (Apndice B, Apartado B.6). bilizan en el bus B2 antes de que llegue el primer
9.3. Componentes de las rutas de datos
flanco de subida, momento en el que se introducen
en RD, y en el siguiente flanco de bajada se intro-
ducen en RC. En efecto, los valores en el bus B2
comienzan a cambiar a partir de ese flanco, pero en
ese instante son an los de DAT0. En este mismo
momento los valores del bus B1 (DAT1) se intro-
ducen en RA. El lector puede seguir en la figura la
secuencia de acontecimientos posteriores. Quizs
lo ms importante a observar es cmo en un mis-
mo flanco de reloj la informacin de un registro,
previamente estabilizada en un bus, se transmite a
otro (de RA a RC) al mismo tiempo que el conte-
nido del primero cambia.
Hay que tener siempre presente que, a diferen-
cia de los registros, los buses no tienen memo-
ria. Haciendo referencia de nuevo a la Figura 9.9,
si era = 0 cuando llega un flanco de bajada de re-
loj, RA conserva el contenido que tuviese anterior-
mente. Pero si sra = srb = 0, el bus B2 no conser-
va nada: sus lneas quedan en el llamado estado
de alta impedancia. Si se quiere transmitir algo al
registro RC (y/o al RD) a travs del bus es impres-
cindible que, simultneamente con erc (y/o erd),
est presente o bien sra o bien srb, para que los
niveles se mantengan en el bus.
Tipos de buses
En la descripcin que acabamos de hacer hemos
supuesto que hay una entrada de reloj comn para
todos los registros. Pero si es comn tiene que buses de alto rendimiento transmiten dos bits en
haber una lnea que la transporte. Es decir, es una
lnea ms del bus. Un bus con una lnea de reloj se Apartado 5.4) requieren dos ciclos de reloj por bit.
llama sncrono. Los buses sncronos son adecua-
dos cuando los componentes que se conectan a l
tienen tiempos de operacin similares, como es en
el ejemplo comentado, en el que implcitamente
hemos supuesto que los registros forman parte de
una UCP. Pero cuando el bus pone en comunica-
cin a componentes con velocidades diversas, co-
mo es el caso de los buses de entrada/salida (Apar-
tado 5.4), una alternativa es disponer de un bus
asncrono, en el que los componentes no hacen
uso de una seal de reloj comn, sino de seales y resultan, por tanto, ms caros.
327
de control adicionales con las que se establece un
protocolo de dilogo: un componente (por ejem-
plo, la UCP) avisa a otro (por ejemplo, un contro-
lador de perifrico) de que quiere una operacin,
ste le dice que est preparado, el primero inicia
la operacin, el segundo le avisa cuando termina,
etc. Los buses asncronos son ms flexibles, pero
requieren controladores ms complejos y la nece-
sidad del protocolo puede hacerlos ms lentos.
Para Microsmplez, Microalgortmez y Micro-
rregstrez consideraremos el caso ms sencillo, en
el que no hay un bus especializado para la en-
trada/salida, sino un nico bus del sistema (Figu-
ra 5.2) formado por los buses A y D y las sea-
les de control, incluida la de reloj. En el caso de
Microalgortmez aplicaremos un protocolo de di-
logo para las comunicaciones con los perifricos.
Este protocolo se describe en el Apartado siguien-
te, y veremos cmo se implementa en las Leccio-
nes 13 y 14.
Velocidad y ancho de banda
La velocidad de un bus es el nmero de bits (o
bytes) por segundo que pueden viajar por cada
una de sus lneas8 .
En la mayora de los buses sncronos se transmi-
te un bit por cada lnea en cada ciclo de reloj, de
ah que normalmente la velocidad del bus se mide
por la frecuencia de reloj, en MHz. Pero algunos
cada ciclo, y otros, ms antiguos (como el ISA,
El ancho de banda o tasa de transferencia
de un bus es el nmero bits (o bytes) por se-
gundo que puede transferir. Obviamente, si se
8
Sabemos que la corriente elctrica se propaga siempre
con la misma velocidad, por lo que si un bus es ms rpi-
do que otro no es porque los electrones viajen a ms velo-
cidad, es porque el intervalo de tiempo entre un cambio de
tensin que seala el comienzo de un bit y el siguiente es ms
pequeo. Para poder reducir el intervalo sin que haya confu-
sin entre un bit y el siguiente los controladores conectados
a ese bus ms rpido necesitan unos circuitos ms elaborados,
328
transmite un bit en cada ciclo de reloj, el an-
cho de banda es el resultado de multiplicar el n-
mero de lneas por la velocidad. Por ejemplo, el
bus PCI (Figura 5.4) tiene treinta y dos lneas
de datos y opera normalmente con un reloj de
33, 33 MHz (aunque hay una extensin a 64 lneas
y 66,66 MHz, vase el Ejercicio 4), por lo que su
ancho de banda es 32 33, 33/8 = 133, 33 MB/s.
Hay que recordar (Apartado 5.2) que en este con-
texto 1 MB/s = 106 B/s. Algunos mantienen, aun
hablando de ancho de banda, el convenio de que
1 MB/s = 220 B/s, y por eso en algunos documen-
tos puede leerse que el ancho de banda del bus PCI
es 133, 33 106 /220 = 127, 17 MB/s. En cual-
quier caso, los datos de ancho de banda de los bu-
ses son mximos tericos: los protocolos provocan
retardos que reducen el ancho de banda efectivo.
El reloj del bus del sistema en Microsmplez,
Microalgortmez y Microrregstrez es el mismo
de la UCP. Teniendo en cuenta las frecuencias
(10 MHz, 33 MHZ y 100 MHz) y los nmeros de
lneas (12, 16 y 32) de cada uno, resultan anchos
de banda de 15 MHz, 66 MHz y 400 MHz respec-
tivamente.
9.4. La memoria principal
La MP es siempre de acceso aleatorio (Apar-
tado 1.2) y de lectura y escritura (aunque al final
de este Apartado matizaremos esta ltima afirma-
cin). La representaremos con el diagrama de la
Figura 9.10. lec y esc son las micrordenes con las
lec esc
dir MP
n es mayor, y el ciclo es igual al tiempo de acceso.
bus D
Figura 9.10 La memoria principal.
Leccin 9. Componentes de los modelos estructurales
que se le piden las operaciones de lectura y escritu-
ra, y dir es un conjunto de n lneas binarias (9 en
Smplez, 16 en Algortmez, 32 en Regstrez) que
debern contener, antes de pedir una operacin,
la direccin de la palabra (o del byte) que se quie-
re leer o en la que se quiere escribir. La entrada y
la salida de contenidos de palabras (o de bytes) se
conectan directamente a un bus (el bus de datos,
D), lo cual implica que la salida es triestado: si
lec = 0 esta salida est en alta impedancia. Fun-
cionalmente, adems de la longitud de palabra y
de la capacidad, hay parmetros temporales a te-
ner en cuenta.
Parmetros temporales
El tiempo de acceso para escritura en una me-
moria es el que transcurre desde el momento en
que se le pide (con esc) que escriba el conteni-
do del bus D en una palabra (cuya direccin se le
habr dado previamente) hasta que este contenido
queda efectivamente escrito; el tiempo de acceso
para lectura es el que hay que esperar desde que
se le da la direccin y la orden de lectura (lec) has-
ta que se puede disponer del contenido ledo en la
salida. En una memoria de lectura y escritura am-
bos tiempos son aproximadamente iguales. Pero
una vez terminado un acceso no siempre se puede
iniciar otro inmediatamente: el ciclo de memoria
es el tiempo necesario para poder iniciar un nuevo
acceso (de lectura o escritura) desde que se inici
el anterior. Estos tiempos dependen de la tecnolo-
ga de realizacin de la memoria. En Smplez y Al-
gortmez supondremos que la MP es del tipo que
se llama dinmico, y que el tiempo de acceso
es 100 ns (ligeramente inferior para la lectura) y el
del ciclo el doble. En las estticas la velocidad
Para Regstrez consideraremos una memoria est-
tica con un ciclo de 10 ns.9
9
Como veremos en las Lecciones 15 y 16, sta no es en
realidad la MP, sino una memoria intermedia o memoria
oculta (cache) entre la ruta de datos y la MP, que es din-
mica.
9.4. La memoria principal 329

Ciclo de lectura:
Otros dos detalles temporales importantes a te-
Tm Tm
ner en cuenta son:
Es preciso mantener estable la direccin de dir

donde se pretende leer o en donde se quiere es-

cribir desde un poco antes de que empiece el ciclo lec
correspondiente y hasta un poco despus de termi-
TAL
nar el acceso. Esto es debido a que, como sugiere
datos
la Figura 9.10, hay unos circuitos descodificadores
vlidos
que tardan algo en direccionar la palabra o el byte.
TCL
Si en el mismo instante de introducir la direccin
en dir se pusiera esc = 1 se correra el riesgo de
escribir en una direccin que no es la pretendida. Ciclo de escritura:

En todo caso, este tiempo ser inferior a la mitad Tm Tm

de un perodo de reloj.
dir
En el caso de Smplez supondremos, para sim-
plificar, que una vez terminado un ciclo de me- esc
moria de lectura o escritura puede inmediatamen-
TAE
te comenzar otro. Ahora bien, la tecnologa de las
memorias dinmicas exige regenerar cada cierto datos

tiempo (del orden de milisegundos) los contenidos vlidos

de los puntos de memoria10 (operacin que se co- TCE

noce como refresco), lo que obliga a introducir ci-
clos adicionales (ciclos de refresco) durante los
cuales no puede realizarse ninguna operacin de
lectura ni de escritura para el exterior. En Algort-
mez, los circuitos que se ocupan de este refresco
estarn incluidos en el controlador de la MP. El se-
cuenciador de este controlador genera, como vere-
mos en el Apartado 14.2, una seal (MFIN), que
comunica al secuenciador central que la MP ya ha
ledo el dato (cuando se le pidi previamente una
operacin de lectura), y la UCP puede tomarlo del
bus D, o que lo ha escrito (cuando se le pidi una
escritura).
El modelo de memoria dinmica que utilizare-
mos para Algortmez es el convencional. Ac-
tualmente se ha sustituido ya por otra tecnologa,
la memoria dinmica sncrona (SDRAM), que per-
10
Es as porque la materializacin del punto de memoria
es un condensador cuya carga no se mantiene indefinidamen-
te, debido a las corrientes de fuga (Leccin 14, Ejercicio 2).
Este intervalo entre refrescos es, comparado con los de las
operaciones en la ruta de datos, muy grande: 2 ms, por ejem-
plo, equivalen a 10.000 ciclos de memoria de 200 ns.
Figura 9.11. Memoria principal de Smplez: especifi-
caciones temporales del modelo funcional.
mite transferencias sincronizadas con el reloj de la
UCP, con velocidades superiores a 100 MHz.
La memoria de Smplez
Concretando lo anterior, en la Figura 9.11 se
presentan las especificaciones temporales de la
MP de Smplez11 . Una vez que se le ha dado una
entrada (dir) de direccin a los circuitos de desco-
dificacin de la memoria hay que esperar un tiem-
po, Tm , antes de iniciar un ciclo de memoria con
lec o esc (para evitar que se inicie la operacin
con una direccin que an no es la correcta). Rec-
procamente, dir debe dejarse durante aproximada-
11
Estos cronogramas son simplificaciones de los que se
pueden encontrar en las especificaciones reales. Normalmen-
te se utiliza una seal lec/esc, que toma el valor 1 (para
lectura) o 0 (para escritura) coincidiendo con dir, seguida
(tras Tm ) de cs (chip select), o req (vase el Ejerci-
cio 3 y el Apartado 14.2).
330
mente el mismo tiempo (Tm ) despus de desacti-
var lec o esc. Como veremos en el Apartado 10.4,
bastara con un Tm algo inferior a 50 ns, pero para
que la especificacin sea igual que la de Algort-
mez supondremos Tm < 15 ns.
Una raya horizontal en datos vlidos signifi-
ca que las lneas de entrada y salida de la memoria
(conectadas al bus D de la ruta de datos) se en-
cuentran en estado de alta impedancia, o bien con
valores que no es seguro sean los correctos (por
ejemplo, durante la lectura y antes de que haya
transcurrido el tiempo de acceso).
El tiempo de acceso en un ciclo de lectura es al-
go inferior a un perodo de reloj (TAL < 100 ns),
de modo que la microorden lec, que empieza en un
flanco de bajada, pueda terminar en el siguiente,
momento en el que se podr tomar la informacin
leda. El ciclo de memoria (durante el cual no pue-
de comenzar otro ciclo de lectura ni de escritura)
es TCL = 200 ns.
En un ciclo de escritura los datos a escribir de-
ben estar estabilizados a la entrada en instante en
que esc cambia de 1 a 0, momento en el que los to-
ma el controlador de la memoria. Los tiempos de
acceso son: TAE = 100 ns y TCE = 200 ns.
La memoria de Algortmez
La MP de Algortmez tiene las mismas espe-
cificaciones temporales que la de Smplez: ciclo,
tiempo de acceso y Tm inferiores a 200, 100 y 15
ns, respectivamente. Pero, adems de tener una ca-
pacidad de 64 KB (o de 1 MB, si se acompaa de
dir MP
(64KB)
16
lec
esc_ controlador y
alineamiento
b/p
MFIN
bus D
16
Figura 9.12 Memoria principal de Algortmez.
Leccin 9. Componentes de los modelos estructurales
la UGM), es accesible por bytes o por palabras de
diecisis bits. Por este motivo, adems de las sea-
les (micrordenes) lec y esc, recibe otra, b/p, que
le indica si el acceso es a una palabra o a un byte.
Con este tipo de organizaciones hay un proble-
ma que se llama alineamiento de byte: los regis-
tros son de diecisis bits, pero cuando operamos
con bytes (instrucciones LD.B, ADD.B, etc.) nos
referimos al byte menos significativo del registro.
Por tanto, es preciso que en los accesos a byte se
opere siempre con las lneas de menor peso del
bus D, independientemente de que la direccin del
byte sea par o impar. Sin embargo, en los accesos
a palabra, el byte de menor peso de la palabra co-
rresponder a las ocho lneas de menor peso y el
de mayor peso a las otras ocho.
Por ejemplo, la ejecucin de LD.B .0,/1
implica llevar el byte de direccin 1 a los bits 0
a 7 del registro R0, mientras que la ejecucin de
LD .0,/0 requiere que el byte de direccin 1 se
cargue en los bits 8 a 15 de R0 (y el de direccin 0
en los bits 0 a 7). En el Apartado 14.2 veremos los
circuitos que realizan este ajuste. Desde el punto
de vista funcional, basta saber que, si MPB[dir]
representa al byte de la MP de direccin dir, las
operaciones de lectura y escritura se definen as:
Si b/p= 0 (acceso a palabra)
lec: (MPB[dir])D0 D7
(MPB[dir+1])D8 D15
esc: (D0 D7 )MPB[dir]
(D8 D15 )MPB[dir+1]
Si b/p= 1 (acceso a byte)
lec: (MPB[dir])D0 D7
esc: (D0 D7 )MPB[dir]
El controlador (cuyo diseo veremos en el
Apartado 14.2) se ocupa de activar los circuitos
para responder a las micrordenes, as como del
refresco y de generar la seal MFIN para el se-
cuenciador central. Es decir, detecta las peticiones
de lectura o escritura por los flancos de subida de
las seales lec y esc, respectivamente. Al cabo de
un tiempo normalmente igual al tiempo de acceso,
genera la seal MFIN, que le dice al secuenciador
9.5. Los perifricos
central: la operacin pedida se ha realizado. Si
era una lectura, el contenido de la posicin direc-
cionada estar disponible en el bus D, y si era una
escritura, el contenido de D habr quedado graba-
do. El secuenciador central podr hacer otra peti-
cin, pero no se atender hasta que no haya con-
cluido el ciclo de memoria (Figura 9.13). Si la pe-
ticin de lectura o escritura se hace en el momento
en que el controlador de la MP est haciendo un
ciclo de refresco, la seal MFIN se retrasar.
lec lec
o esc o esc
tiempo de tiempo de
MFIN acceso acceso
100 ns 100 ns
ciclo de memoria (200ns)
bus D (lec) (esc)
bus D (esc) (lec)
Figura 9.13. La seal MFIN del controlador de la MP
de Algortmez.
La memoria de Regstrez
Adems de ser accesible por bytes, medias pa-
labras o palabras de cuatro bytes, la memoria de
Regstrez es un sistema en el que mediante una
combinacin de una memoria esttica, de capa-
cidad relativamente pequea y muy rpida (ciclo
de 10 ns), y una memoria dinmica, de varios me-
gabytes y ciclo de 200 ns, se consigue que la UCP
vea una memoria de megabytes con un tiempo
de acceso medio slo ligeramente superior a los
10 ns. En las Lecciones 15 y 16 estudiaremos la
organizacin de este sistema.
Zona de slo lectura
Generalmente, una pequea parte del espacio de
direccionamiento corresponde a una memoria de
slo lectura (ROM) que es no voltil, es decir
su contenido permanece aunque no tenga alimen-
tacin elctrica. Al arrancar el ordenador los cir-
cuitos introducen en el contador de programa una
direccin de esta zona, en la que comienza una
331
rutina grabada permanentemente. En Algortmez,
la zona de ROM ocupa las direcciones HFC00 a
HFFFF (Apartados 6.2 y 19.3).
9.5. Los perifricos
Direccionamiento
En Smplez y en Regstrez los puertos de en-
trada y salida comparten el espacio de direcciona-
miento de la MP. La comunicacin con estos puer-
tos se establece poniendo dir en el bus de direc-
ciones y generando lec o esc, lo mismo que si se
tratase de la MP. El descodificador de direcciones
activar al puerto que corresponda en el caso de
que dir sea una direccin de puerto y no de MP.
En Algortmez hay un espacio de direcciona-
miento para los perifricos y otro para la MP. Una
direccin comprendida entre 0 y 255 puede refe-
rirse a la MP (si la ha generado una instruccin de
acceso a la MP: LD, ADD, etc.) o a un puerto (si la
ha generado IN o OUT). Por tanto, son necesarias
dos micrordenes que tienen la misma funcin que
lec y esc, pero que no se dirigen a la MP sino a los
perifricos; las llamaremos ent y sal.
Sincronizacin
Para Smplez supondremos que, igual que en los
accesos a la MP, a los 100 ns de generar lec o esc
la operacin de entrada o salida ha terminado12 ,
y no hay necesidad de sincronizacin. Para Algo-
rtmez y Regstrez adoptaremos un punto de vista
ms cercano a la realidad: el controlador del peri-
frico avisa a la UCP, con una seal PFIN, cuando
concluye la operacin (ha puesto el contenido del
12
Habr terminado por lo que respecta a la UCP, pero no
al perifrico. Cuando interpreta la instruccin ST /509, el
secuenciador genera esc, y a los 100 ns los ocho bits menos
significativos del acumulador se habrn transferido al puerto
de datos del controlador de la pantalla; la UCP podr seguir
con otra instruccin, pero ya sabemos que la pantalla tardar
un tiempo mucho mayor (unos 33 ms con el modelo de pan-
talla que estamos considerando, Apartado 1.13) en escribir el
carcter y estar preparada para recibir otro.
332
puerto de datos en el bus D, o bien ha introduci-
do el contenido del bus en el puerto de datos). Es
decir, como hemos dicho antes, la comunicacin
entre la UCP y los controladores de perifricos se
establece mediante un protocolo de dilogo.
La descripcin que sigue, hasta el final de este
Apartado, no es necesaria para comprender el mo-
delo procesal de Microsmplez (Leccin 10) ni su
implementacin (Leccin 11).
La seal MFIN (de la MP) y las distintas PFIN
(de los controladores de perifricos) entran a la
UCP mediante una lnea comn de colector abier-
to, a la que llamaremos SINC. En el Apartado B.6
se explica lo que significa esto de colector abier-
to. Para lo que aqu interesa, basta saber que los
controladores de la MP y de los perifricos estn
conectados a la lnea SINC como indica la Figu-
ra 9.14. Si MFIN = 0, PFIN = 0 e IFIN = 0 (de sta
ltima, relacionada con las interrupciones, habla-
remos luego), entonces SINC = 1, y en cuanto al-
guna se pone a 1, SINC pasa a 0.
SINC
UCP
MFIN PFIN
MP controlador de
perifrico
Figura 9.14 Lnea de colector abierto SINC.
Por lo dems, la forma de sincronizarse la UCP
con el controlador del perifrico es similar a la
descrita para la MP de Algortmez, mediante un
dilogo entre ambos. Las restricciones tempora-
les son parecidas, pero ahora obedecen a otras ra-
zones. Las concretaremos mostrando grficamente
las sucesiones de seales, o protocolos que se es-
tablecen en las operaciones de entrada y salida de
datos.
Protocolos
En la Figura 9.15 se muestra el protocolo para
una operacin de entrada de datos en Algortmez
(que se desencadena cuando la UC descodifica una
Leccin 9. Componentes de los modelos estructurales
dir
UCP
ent
PFIN
perif.
dato
t t t t t t t
0 1 2 3 4 5 6
Figura 9.15 Protocolo de entrada de datos.
instruccin IN). En t0 la UCP pone sobre las ocho
lneas de menor peso del bus A la direccin del
puerto y espera un tiempo para activar la microor-
den ent, que viaja hacia el controlador que contie-
ne el puerto direccionado. La razn de incluir este
retardo, (t0 , t1 ), es salvar posibles diferencias de
tiempo de propagacin entre las distintas lneas del
bus: si ent se pusiera sobre el bus simultneamen-
te con la direccin, podra ocurrir que ent viaja-
se ms deprisa que la direccin, y que las lneas
de direccin conservasen el valor correspondien-
te a alguna operacin anterior con otro puerto (o
con la MP); en este caso, el controlador correspon-
diente a este otro puerto se sentira errneamente
aludido. Este fenmeno de diferencias de tiempo
IFIN
de propagacin se llama sesgo del bus13 . El valor
concreto del retardo (t0 , t1 ) est ligado a la lon-
gitud que se permita para el bus (distancia entre la
UCP y el controlador de perifrico ms lejano). En
Algortmez supondremos que basta con un retardo
de un perodo de reloj (30 ns), lo que tendremos
en cuenta para el diseo del secuenciador central
(Leccin 13) y de los secuenciadores de los peri-
fricos (Leccin 14). Sigamos ahora con el proto-
colo.
Tras un retardo de propagacin, (t1 , t2 ), que de-
pende de la distancia entre los puntos de conexin
de la UCP y del controlador al bus, la seal ent
13
En los accesos a la MP tambin se da este fenmeno,
pero suponemos que el controlador de la MP est fsicamente
ms cerca de la UCP que los de los perifricos, y que los
15 ns de retardo desde que se da la direccin hasta que se
pide el acceso son suficientes no slo para la descodificacin
sino tambin para compensar el efecto del sesgo.
9.5. Los perifricos
dir
UCP sal
dato
perif. PFIN
t t t t t t
0 1 2 3 4 5
Figura 9.16 Protocolo de salida de datos.
llega al controlador, que responde inmediatamen-
te con un de acuerdo (PFIN) y pone en el bus
el contenido del puerto direccionado. En t3 pue-
de haber llegado PFIN a la UCP, pero sta espera
de nuevo un tiempo, hasta t4 , porque puede que
el dato se retrase algo ms. En t4 la UCP toma
el dato (introducindolo en el registro designado
por la instruccin IN) y quita la seal ent, pero
no la direccin, de nuevo por el fenmeno de ses-
go, o diferencia de retardos entre lneas: hay que
asegurarse de que ent sea 0 en todos los contro-
ladores antes de que empiecen a cambiar de valor
las lneas de direccin. Cuando la transicin de ent
llega al controlador, en t6 , ste anula PFIN y quita
el dato.
Las lneas curvadas y con flechas indican las re-
laciones causales: el cambio de ent en t1 provoca
que el controlador, en t2 , ponga el nivel alto en
PFIN y el dato, etc.
El cronograma para la salida es el de la Figu-
ra 9.16, y tiene una explicacin similar. El dato lo
pone ahora la UCP en el bus D al mismo tiempo
que pone la direccin en el bus A para que cuan-
do al perifrico le llegue la seal sal, en t2 , ambos
(dato y direccin) estn estabilizados en los buses.
Para Regstrez podemos considerar que los pro-
tocolos son esencialmente los mismos, pero con
las micrordenes lec y esc en lugar de ent y sal.
El procedimiento descrito obedece a un esque-
ma asncrono, porque el reloj del controlador del
perifrico no est sincronizado con el del secuen-
ciador central. Tambin es posible seguir un pro-
cedimiento sncrono, con una seal de reloj comn
en una de las lneas del bus (vase el Ejercicio 5).
333
____
INT
aint (UCP)
dir
IFIN
t0 t t2 t3 t4 t5 t6
1
Figura 9.17 Protocolo de interrupciones.
Interrupciones
La UCP de Algortmez tiene una entrada para
las interrupciones enmascarables, INT, y otra pa-
ra las no enmascarables, INTNM (Apartado 6.14).
Los perifricos y otros elementos externos a la
UCP (Apartado 3.6) pueden solicitar una interrup-
cin poniendo en una de esas lneas el valor 0
(son lneas de colector abierto, como SINC: estn
activas cuando su nivel lgico es 0). Regstrez dis-
pone de cuatro lneas de entrada de interrupciones,
de acuerdo con lo explicado en el Apartado 8.7.
La entrada no enmascarable de Algortmez no
requiere ningn protocolo, porque el vector de in-
terrupcin se genera, igual que para las interrup-
ciones internas, en la UCP (Apartado 6.14). En el
Apartado 13.9 veremos los circuitos que generan
estos vectores y que implementan el protocolo pa-
ra las interrupciones enmascarables que se descri-
be a continuacin.
Cuando INT = 0 es porque algn controlador
conectado a la lnea enmascarable ha pedido inte-
rrupcin. La UCP la atender si las interrupciones
estn permitidas, es decir, si el indicador PIN tie-
ne el valor 1 (Apartado 6.14). En la Figura 9.17
se presenta el protocolo para las interrupciones en
Algortmez, que pasamos a comentar.
Las seales dir e IFIN (esta ltima entra nega-
da a la UCP por la lnea SINC) pueden haber sido
generadas por el controlador del perifrico, por el
controlador de interrupciones, o por el hardware
mnimo (Apartado 6.14).
El controlador lanza su demanda de interrup-
cin (poniendo 0 en la lnea INT) en t0 . Tras
334
un retardo de propagacin, INT llega a la UCP; si
en ese momento PIN = 1, la UCP producir aint,
pero si PIN = 0, seguir ejecutando instrucciones y
no atender a la interrupcin hasta que PIN tome
el valor 1 (lo que ocurrir cuando ejecute una
instruccin EI, o una RETI, o una LD .E que pon-
ga a uno PIN). As, tras un retardo variable (que
puede ser mucho mayor de lo que se sugiere en la
figura), aint sale de la UCP en t1 y llega en t2 al
controlador; ste, observando que ya est siendo
atendido, deja de pedir interrupcin quitando INT,
deposita la direccin de su vector sobre el bus A y,
tras un retardo (t2 , t3 ) para tener en cuenta el ses-
go, genera IFIN. Hasta que la UCP no recibe IFIN,
cosa que ocurre en t4 , no toma la direccin que el
controlador ha puesto en el bus; en ese mismo mo-
mento quita tambin aint. La desaparicin de aint
llega en t5 al controlador, que quita IFIN, y, tras un
retardo (t5 , t6 ), igual al (t2 , t3 ), la direccin. Este
segundo retardo, en el protocolo descrito, es inne-
cesario, puesto que la UCP ya ha tomado la di-
reccin en t4 , pero, de una manera general, lo que
hace IFIN es validar lo que hay sobre las lneas de
direccin: mientras yo (IFIN) est activa, garanti-
zo que la direccin que hay en el bus es correcta;
si no existiera tal retardo podra ocurrir que en un
punto alejado del bus las lneas de direccin hu-
bieran cambiado e IFIN siguiera con el valor 1.
Si hay varios perifricos conectados a la lnea
INT, la seal aint viaja en sentido inverso, como
indica la Figura 9.18. El primer controlador que
tenga solicitada interrupcin bloquear la propa-
gacin de la seal a los siguientes, como veremos
en el Apartado 14.3 (Figura 14.8).
INT
aint
UCP
ITPR IT PR
controlador de controlador de
perifrico perifrico
Figura 9.18 Cadena para las interrupciones.
Leccin 9. Componentes de los modelos estructurales
En Regstrez no existe aint, porque el vector de
interrupcin se genera siempre dentro de la UCP.
Acceso directo a la memoria
Para implementar el ADM, la UCP de Algort-
mez tiene una lnea de entrada, DBUS, por la que
los controladores de ADM solicitan la cesin de
buses, y una seal de acuerdo, abus, por la que la
UCP comunica que deja libres los buses A y D.
El protocolo es similar al de las interrupciones, y
veremos su implementacin en los Apartados 13.9
(del lado de la UCP) y 14.3 (del lado de los perif-
ricos). Si hay varios controladores de ADM se co-
nectarn en cadena, como indica la Figura 9.19, en
la que, para que no resulte muy confusa, no se han
incluido las lneas INT y aint, cuya conexin a los
controladores sera igual que en la Figura 9.18 (re-
cuerde que un controlador de ADM no interrumpe
para trasferir cada dato elemental, pero s al final
de la transferencia de un bloque de datos, Aparta-
do 5.8).
bus A
esc
lec
UCP MP
controlador controlador
de ADM de ADM
abus
____
DBUS
bus D
Figura 9.19. Cadena para los controladores de ADM.
9.6. La ruta de datos de Smplez
En la Figura 9.20 se presenta la ruta de datos
de Smplez (acompaada del secuenciador central,
de la MP y de los controladores de entrada y sali-
da), y en la Tabla 9.1 la lista de las micrordenes,
acompaadas de una numeracin que utilizaremos
9.6. La ruta de datos de Smplez 335

R
UCP
bus Ai bus A
RA
9 9
scp

ccp era
R
CP
incp
ecp
bus C
15 2

R eac
AC lec esc lec esc lec esc

Z
SECUENCIADOR sri
pac
sum MP CTEC CPAN
UAL tra2
1 2 dec1
RI
R
R eri
CO CD
12 12 8 8 8 8

sac
bus D bus D
12 12

Figura 9.20 Ruta de datos (con el secuenciador, la MP y los controladores de e/s) de Smplez.

Nombre Efecto
0 eac entrada en el acumulador desde la salida de la UAL
1 eri entrada en el registro de instruccin desde el bus D
2 incp incremento del contador de programa
3 ecp entrada en el contador de programa desde el bus Ai
4 ccp puesta a cero del contador de programa
5 era entrada en el registro de direccin desde el bus Ai
6 pac puesta a cero de la salida de la UAL
7 sum suma en la UAL de las entradas 1 y 2, dejando el resultado en la salida
8 tra2 transferencia de la entrada 2 de la UAL a la salida
9 dec1 decremento de la entrada 1 de la UAL, dejando el resultado en la salida
10 lec lectura en la MP o en el puerto de entrada
11 esc escritura en la MP o en el puerto de salida
12 sac salida del acumulador al bus D
13 sri salida de los nueve bits de menor peso del registro de instruccin al bus Ai
14 scp salida del contador de programa al bus Ai
15 cbf inhibicin del funcionamiento
16 sco salida del cdigo de operacin (UC microprogramada)
17 bbz para la instruccin BZ (UC microprogramada)
ebi entrada en el biestable BI (UC cableada)
Tabla 9.1 Micrordenes de Smplez.

posteriormente (en la Leccin 11). cbf, sco, ebi y
bbz son micrordenes internas al secuenciador cu-
ya funcin veremos tambin en esa Leccin.
Hay tres registros que, por ser transparentes al
programador, no aparecan en el modelo estructu-
ral de la Figura 1.1:
El registro contador de programa (CP) que
contiene la direccin en la MP de la instruc-
cin a leer. Cuando ha iniciado esta lectura, el
secuenciador incrementa en una unidad el con-
tenido de CP, de ah su nombre.
El registro de instruccin (RI), cuya funcin
336
es mantener los doce bits de una instruccin le-
da mientras dura su ejecucin.
El registro de direccin (RA), que separa al
bus de direcciones interno, Ai, del externo, A,
lo que es necesario para disear un modelo pro-
cesal eficiente, como veremos en la Leccin si-
guiente.
Todos los registros estn sincronizados por flan-
cos de bajada, salvo RA, que es un cerrojo positivo
(aunque servira igualmente un registro sincroni-
zado por flancos de subida). Se hace as para que
la direccin se estabilice en el bus Ai antes de pe-
dir un ciclo de memoria, o una operacin de en-
trada/salida, con lec o esc. Se comprender mejor
en la siguiente Leccin, al estudiar con detalle el
modelo procesal.
La MP y los dos controladores de perifricos
estn conectados a los buses de datos, D, de di-
recciones, A, y de control, C. Con la microorden
esc, la informacin del bus D queda escrita (tras el
tiempo de acceso) en la palabra (o el puerto) cu-
ya direccin se habr puesto previamente en RA,
y con lec, el contenido de la palabra (o del puerto)
seleccionada por RA se transfiere al bus D. A las
direcciones 508, 509, 510 o 511 les corresponden
los puertos de entrada/salida, que se materializan
en unos registros de los controladores del teclado
y la pantalla (registros de datos y de estado), como
veremos en el Apartado 14.3.
El secuenciador slo recibe tres informaciones:
CO, R y Z. CO son los bits 9, 10 y 11
del registro de instruccin. R es la seal de re-
loj (que entra tambin en todos los registros). Z
es un biestable asociado a los circuitos de la UAL
y cuyo contenido es 1 si el resultado de la lti-
ma operacin realizada en la UAL ha sido cero, y
0 en caso contrario. Esta informacin es la que
tiene en cuenta el secuenciador para generar las
micrordenes en la ejecucin de la instruccin BZ.
Dado que en Smplez (no as en Smplez+i4) el re-
sultado de toda operacin con la UAL se deposita
siempre en el acumulador, la condicin (Z) = 1 es
equivalente a (AC) = 0.
Leccin 9. Componentes de los modelos estructurales
Las vas de comunicacin entre unos elementos
y otros y las micrordenes que las controlan estn
pensadas para que puedan ejecutarse todas las ins-
trucciones del repertorio. En la Leccin siguiente
veremos con detalle las sucesiones de microrde-
nes necesarias para ejecutar las instrucciones.
9.7. Resumen
Los componentes que forman parte de los mo-
delos estructurales son:
La ruta de datos, que incluye circuitos combi-
nacionales, registros y buses, algunos transpa-
rentes en el nivel de mquina convencional, co-
mo el registro de instruccin o el sumador de
direcciones.
La memoria principal.
El secuenciador central.
Los controladores de perifricos.
Hemos especificado los modelos funcionales de
estos componentes, necesarios para poder descri-
bir modelos procesales de los sistemas construi-
dos con ellos, lo que haremos en el resto de esta
Parte. Tambin hemos presentado la ruta de datos
de Smplez, que utilizaremos en las Lecciones si-
guientes.
9.8. Observaciones terminolgicas
Ruta de datos es una traduccin de datapath.
Puede considerarse como el resultado de la evolucin
de los rganos de clculo del modelo de von Neu-
mann (Apartado 0.8). La definicin dada en el Aparta-
do 9.2 es de Meinadier (1971) (y la traduccin procede
de la versin en espaol de ese libro).
Cerrojo y sincronizado por flancos son traduc-
ciones de latch y edge-triggered, respectivamen-
te. Vase el Apartado B.8, donde se dan ms precisio-
nes. Hemos traducido bus skew por sesgo del bus,
y handshaking (literalmente, apretn de manos) por
dilogo.
El nombre CL de la entrada de sincronizacin
de biestables y registros significa control, o tambin
clock (reloj).
9.10. Orientaciones bibliogrficas
RAM es lo mismo que memoria de acceso alea-
torio (RandomAccess Memory), y ROM, me- la tecnologa no ha sido el nico factor para el aumento
moria de slo lectura (ReadOnly Memory). Ob-
serve que la dicotoma habitual en la jerga tcnica en-
tre RAM y ROM es incorrecta: las ROM normal-
mente son tambin de acceso aleatorio, es decir, RAM.
La dicotoma, en rigor, es entre R/W (Read/Write:
lectura/escritura) y ROM.
Las memorias dinmica y esttica suelen llamar-
se DRAM (Dynamic RAM) y SRAM (Static TR puede reducirse aumentando F , pero tambin re-
RAM), respectivamente.
9.9. Notas histricas
Los primeros ordenadores tenan muy pocos regis-
tros, y la interconexin entre elementos se haca me-
diante cableado directo. No obstante, el concepto de
bus aparece ya en el Mark I (Apartado 0.12).
La propuesta de von Neumann la materializ Bi-
gelow en el prototipo IAS, que recibi su nombre
del lugar donde se construy: el Instituto de Estudios
avanzados de Princeton. La ruta de datos del IAS era
prcticamente igual que la de Smplez, pero tena una
longitud de palabra de 40 bits, e inclua, adems del
acumulador, un registro llamado MQ (multiplicador-
cociente); su descripcin puede encontrarse, por ejem-
plo, en Hayes (1978) o en Stallings (2003).
La evolucin de las rutas de datos ha sido posible
gracias a los avances tecnolgicos, que han permitido
disponer a lo largo del tiempo de componentes cada vez
ms pequeos y de menor coste. Perspectivas de esta
evolucin en ordenadores reales pueden encontrarse en
Siewiorek et al. (1982) y Gorsline (1986).
Ya que hemos entrado en el detalle de la frecuencia
del reloj, parece interesante sealar que uno de los fac-
tores responsables del progresivo aumento de las pres-
taciones de los ordenadores ha sido la reduccin del
tiempo de acceso a la MP. En las primeras memorias de
ncleos de los aos 50 este tiempo era de unos 20 s,
pero las mejoras en los procesos de fabricacin permi-
tieron irlo reduciendo hasta llegar a menos de 1 s a
mitad de los aos 60. Aparecieron entonces las memo-
rias de semiconductores con tiempos similares o algo
inferiores, en las que tambin se ha ido reduciendo has-
ta llegar a menos de 100 ns en la actualidad. Evidente-
mente, al ser este tiempo el principal cuello de bo-
tella en la ejecucin de las instrucciones, esta reduc-
cin ha conducido a aumentar la frecuencia del reloj y
a mayores velocidades de ejecucin de las instruccio-
337
nes. Pero tambin hay que sealar que el progreso de
de las prestaciones. Tambin ha influido la introduc-
cin de nuevos conceptos en la microarquitectura, co-
mo la memoria oculta y el paralelismo en la ejecucin
del flujo de instrucciones (encadenamiento), que estu-
diaremos en la Leccin 15. Recurdese (Apartado 4.8)
que el tiempo de respuesta de la UCP para un algoritmo
que se codifica con I instrucciones es TR = I C/F .
duciendo I (con repertorios de instrucciones comple-
jos, enfoque seguido en los CISC) o reduciendo C (con
instrucciones sencillas y de formato regular, enfoque
de los RISC). Y otra forma de reducir TR consiste en
disear la UCP de modo que cuando se empieza a de-
codificar una instruccin se adelante ya la lectura de la
siguiente; sta es la idea del encadenamiento, ya men-
cionada en el Apartado 8.1.
El diseo sncrono ha sido siempre el preferido pa-
ra los circuitos de la UCP. La alternativa asncrona, en
teora ms eficiente, presenta problemas de realizacin
en el nivel de circuito lgico (Hauck, 1995). A este res-
pecto, es interesante la propuesta de Martin (1992), que
combina diseo asncrono con tcnicas adoptadas de
la ingeniera del software (programacin concurrente
y transformaciones de programas). Hauck (1995) pre-
senta tambin una panormica de las metodologas de
diseo asncrono, y se describen aplicaciones en Berker
et al. (1999) y en Arvind y Mullins (2000).
9.10. Orientaciones bibliogrficas
Sobre los sistemas lgicos se dan referencias en el
Apartado B.10. Los protocolos de entrada y salida pre-
sentados (simplificaciones de los que se encuentran en
la realidad) estn inspirados en otros similares de Ha-
macher et al. (2002), Tanenbaum (1999) y Hennessy y
Patterson (2003).
9.11. Ejercicios
1. Rehaga el cronograma de la Figura 9.9 suponien-
do primero que RA se cambia por un cerrojo, y
luego que RA est sincronizado por flancos de su-
bida.
2. A la Figura 9.9 le aadimos una memoria del tipo
descrito para Smplez, conectando el registro RD
a la entrada de direccin, y conectando la salida
338 Leccin 9. Componentes de los modelos estructurales

de la memoria al bus B1. Suponga que el registro
RA y los buses tienen doce bits y el registro RD
nueve (conectados a los bits menos significativos
del bus B2). Si los contenidos iniciales de los re-
gistros son 0 y los de las tres primeras palabras
de la memoria son Q7001, Q7002 y Q7003, y
6.
se mantienen con el valor 1 las seales lec, sra,
era y erd durante tres perodos de reloj, indique
los contenidos sucesivos que van tomando los re-
gistros RA y RD.
3. En lugar de las micrordenes lec, esc, ent y sal,
en los microprocesadores es ms frecuente que se
generen estas otras tres (o similares):
req = 1 para iniciar un ciclo de memoria o una
operacin de entrada o salida;
io/m = 1 para indicar que se trata de entrada o
salida (y io/m = 0 para pedir la operacin a la
MP);
rd/wr = 1 para especificar que se trata de una
lectura en la MP o de una operacin de entrada
(y rd/wr = 0 para una escritura o una salida).
una lnea llamada WAIT que el controlador del
perifrico (o de la MP) activa durante los ciclos
de bus necesarios para completar su operacin.
Dibuje los posibles cronogramas para las opera-
ciones de entrada y salida sncronas.
Suponga que el primer controlador de perifrico
de la Figura 9.18 (el ms prximo a la UCP) con-
tiene un conversor analgicodigital para contro-
lar un proceso (cuya funcin no hace al caso) que
interrumpe espordicamente. La rutina de servi-
cio correspondiente sigue este seudocdigo:
a) Guarda los registros que va a usar
b) Realiza su funcin en la que tarda entre 2 y
3 milisegundos
c) Repone los registros
d) Retorna (RETI)
El segundo controlador es un reloj que interrum-
pe cada milisegundo, y su rutina de servicio es
similar a la del Ejercicio 13 de la Leccin 2:

Demuestre que este conjunto de seales es lgica- a) Guarda los registros que va a usar
mente equivalente al utilizado en Algortmez (pa- b) Actualiza contadores (milisegundos, segun-
ra ello, encuentre las funciones lgicas que per- dos, minutos y horas)
miten expresar unas en funcin de las otras).
c) Repone los registros
4. La siguiente tabla muestra el nmero de lneas (l),
d) Retorna (RETI)
la velocidad (MHz) y el nmero de bits por lnea
y por ciclo de reloj (b) de varios buses. Calcule el La UCP, adems de las rutinas de servicio, ejecuta
ancho de banda (MB/s) de cada uno. un programa que muestra la hora (horas, minutos
l MHz b MB/s y segundos) en una pequea pantalla de dgitos.
ISA 8 bits 8 8,3 1/2 El sistema funciona mal. Explique por qu, y en
ISA 16 bits 16 8,3 1 qu lo nota el usuario. Se intercambian las tarje-
EISA 32 8,3 1 tas de los controladores, pero esto no resuelve el
VLB 32 33 1 problema. Por qu? Cmo se puede resolver el
PCI 32 33 1 problema mediante modificaciones en el seudo-
PCI 2.1 64 66 1 cdigo de las rutinas de servicio?
AGP 32 66 1
AGP modo x2 32 66 2 7. Ample la ruta de datos de Smplez para la versin
AGP modo x4 32 66 4 Smplez con pila (Apartado 4.6).
5. Los protocolos para entrada y salida de datos de 8. Disee una ruta de datos para Smplez+i4. Tenga
las Figuras 9.15 y 9.16 obedecen a un esquema presente que lo ideal es utilizar los mnimos re-
asncrono para la comunicacin entre la UCP y cursos necesarios para ejecutar las instrucciones.
los perifricos. Con un procedimiento sncrono Estudie en particular las alternativas de utilizar o
no se establece un protocolo de dilogo, pero hay no sumador de direcciones.