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Desfasador Sintonizable CMOS para Aplicaciones

de Sintona Automtica
Herminio Martnez, Eva Vidal, Eduard Alarcn, Alberto Poveda.
Dep. de Ingeniera Electrnica. Universidad Politcnica de Catalua (UPC).
c\ Gran Capitn s/n, Edificio C4, 08034 Barcelona, Spain.
E-mail: herminio.martinez@upc.es Tel: +34.934.137.290. Fax: +34.934.137.401.

frecuencia es fijada mediante una tensin de control. Los


Resumen
elementos resistivos requeridos se implementan utilizando
En este artculo se presenta el diseo e implementacin de el dispositivo conocido como Circuito Resistivo MOS
un desfasador con capacidad de sintona mediante una (MRC) [4],[5], el cual proporciona una gran versatilidad
tensin de control externa, que ofrece un desfase de /2 a para realizar resistencias controladas electrnicamente.
una frecuencia especfica de inters. La utilizacin de
resistencias negativas, y su fcil implementacin mediante 2.- Estructura Desfasadora Bsica
el bloque circuital conocido como MRC (MOS Resistive
Un posible circuito desfasador consiste en una
Circuit) simplifica notablemente el diseo y realizacin del
estructura de filtrado pasa-todo que, manteniendo una
mismo. Los resultados experimentales obtenidos y
respuesta de magnitud constante en todo el margen
expuestos para una tecnologa CMOS de 0,8 m validan la frecuencial de trabajo disponible, presenta una respuesta de
funcionalidad del circuito. fase que es funcin de la frecuencia. La funcin de
transferencia genrica H1(s) de primer orden responde a la
1.- Introduccin expresin (1):
En procesado analgico de seal a menudo resulta
necesario obtener seales con cierto desplazamiento de fase Vout ( s ) s C
para su adecuado procesado posterior. As, los circuitos H 1 (s) = = (1)
Vin ( s ) s + C
desfasadores son utilizados ampliamente en
instrumentacin, control y comunicaciones. En algunas
aplicaciones se requiere un desplazamiento de fase donde se puede apreciar que existen un cero en el
constante, generalmente de /2, para generar de esta forma semiplano derecho y un polo en el semiplano izquierdo
seales en cuadratura. Las redes clsicas RLC no pueden simtricos respecto del eje j, tal y como se muestra en la
conseguir de forma alguna un desplazamiento de fase figura 1.
constante de una seal sinusoidal manteniendo constante, al
mismo tiempo, la amplitud en un determinado rango j
frecuencial. Es por ello que se han propuesto diferentes
alternativas circuitales para este fin mediante la utilizacin
de dispositivos no lineales como son diodos de capacidad -C +C
variable dependiente de tensin, transistores FET
trabajando en zona hmica para aprovechar su resistencia
dinmica, multiplicadores de tensin, etc. [1]. polo cero
Otras tcnicas se han basado en el empleo de
microprocesadores, circuitos digitales o phase-locked loops Fig. 1.- Diagrama de polos y ceros
(PLL). Estas ltimas se han venido utilizando para producir de una funcin pasa-todo de 1er. orden.
desplazamientos de fase altamente precisos [2], como por
ejemplo para generar seales cuadradas o sinusoidales con Un posible circuito bsico que para implementar la
un desplazamiento de fase conocido y altamente estable en funcin de transferencia dada por (1), una vez
instrumentacin de alta precisin para la calibracin de adecuadamente escogidos el valor de sus parmetros, se
fasmetros o medida de potencia reactiva [3]. En presenta en la figura 2. Este circuito est formado por un
aplicaciones especiales, es necesario un desfase de 90 para par de redes RC con sus asociadas constantes de tiempo
la generacin de seales sinusoidales en cuadratura. Sin (R1C1 y R2C2, que fijarn el cero y el polo,
embargo, otras aplicaciones requieren desplazamiento de respectivamente), ms un amplificador operacional. En
fase sintonizable en un rango frecuencial especfico. dicho circuito tenemos que la funcin de transferencia H2(s)
viene dada por la expresin (2).
En el presente trabajo se presenta la realizacin
circuital analgica de un desfasador sintonizable que ofrece
un desfase de 90 a una frecuencia especfica. Dicha
VC1 VC2

R2
ID1 V3
V1

ID2
I1 Rdi
C1 C2 V1 V3
I1
vin(t) ID3

- vout(t) Rdi I2
ID4
R1 V2 I2
V2 V4=V3
+ V4=V3

Fig. 3.- (a) Estructura del Circuito Resistivo MOS (MRC).


Fig. 2.- Desfasador que implementa una funcin pasa-todo
(b) Modelo ideal para el MRC.
de 1er. orden mediante un polo y un cero.

V1 V2 1 1
1 Rdi = = =
s+ I1 I 2 W K (VC1 VC 2 )
V (s) R R C s +1 C R1 C1 (VC1 VC 2 )
C ox
H 2 ( s ) = out = 2 1 1 = 2 L
Vin ( s ) R1 R 2 C 2 s + 1 C1 1
s+ W
R2 C 2 con : K = C ox
L
(2)
(4)
A partir de esta expresin puede observarse que si
Como puede apreciarse en la expresin anterior, la
se consideran los condensadores iguales (C1=C2) y las
implementacin de resistencias negativas es fcilmente
resistencias cumplen R1 = R2, se conseguir un cero en el
realizable mediante un simple cambio de polaridad en la
semiplano derecho, obteniendo de esta manera ganancia
diferencia de las tensiones de control (VC1VC2).
unidad en toda la banda til de trabajo del desfasador, y un
desfase de /2 para una frecuencia de entrada = C, dada En trabajos previos [7],[8] se estudian los efectos
por: no lineales que afectan el comportamiento de la clula
MRC. Uno de dichos efectos viene dado por la influencia
1 1
C = = (3) que tiene la tensin de modo comn a la entrada del
R1 C1 R2 C 2 dispositivo. sta, junto con la de mejora del rechazo al
ruido, son las razones por las cuales la realizacin del
El valor negativo de la resistencia R1 es diseo del desfasador se ha llevado a cabo mediante una
implementable de forma adecuada en tecnologa CMOS, tal estructura completamente balanceada (fully-balanced),
y como se comenta en la siguiente seccin. como se muestra en el siguiente apartado.

3.- Implementacin de las Resistencias 4.- Estructura Desfasadora Bsica


Controlables Electrnicamente Fully-Balanced Sintonizable
Para poder variar la frecuencia C a la que se El desfasador completo fully-balanced diseado se
produce el desfase de 90 se implementan las resistencias muestra en la figura 4. Dado que la celda MRC emula el
mediante estructuras controladas electrnicamente, lo que comportamiento de pares de resistencias idnticas, y sus dos
permite variar las constantes de tiempo; es decir, sintonizar terminales de salida deben estar necesariamente al mismo
el circuito a la frecuencia de inters mediante una tensin de potencial, permite la realizacin de circuitera fully-
control. Entre las diversas opciones topolgicas disponibles balanced junto con amplificadores operacionales de forma
se ha escogido la clula conocida como Circuito Resistivo sencilla. Por tanto, sus dos salidas se conectarn a las
MOS (MRC), representado en la figura 3.a. entradas inversora y no-inversora del amplificador
operacional, aprovechando as el cortocircuito virtual que
Considerando como condiciones necesarias que las ste presenta a su entrada. Adems, para conseguir un
tensiones en los dos terminales de salida del dispositivo circuito perfectamente balanceado, se debern aadir dos
sean idnticas (V3=V4) [6], y que los transistores trabajen nuevos condensadores: uno, entre el terminal no-inversor
siempre en zona hmica, en primera aproximacin el MRC del amp. op. y la entrada vin; y el otro, entre el terminal no-
implementa un par de resistencias iguales (figura 3.b), cuyo inversor y la salida vout.
valor depende de la tecnologa (producto Cox), de las
dimensiones de los transistores (relacin W/L) y de las En cada una de las clulas MRC (realizadas con
tensiones aplicadas a los terminales de puerta (VC1, VC2), tal transistores pMOS) se ha fijado una de las tensiones de
y como muestra la ecuacin (4). control a un nivel constante que coincide con el valor de
alimentacin ms baja VEE (0 V en este caso). De esta
manera, la frecuencia C, a la cual se produce el desfase de
/2, puede ser ajustada mediante una nica tensin de
control (VCTRL), la cual modifica de igual forma los valores
hmicos de las resistencias implementadas con los
dispositivos MRC1 y MRC2. Obsrvese que las polaridades
de la diferencia en las tensiones de control de ambos MRCs VC2=0 VC1= vCTRL(t)
son iguales pero opuestas, consiguiendo de esta forma un
cero y un polo simtricos respecto el eje de ordenadas en el MRC2
plano complejo. Tngase en cuenta tambin que el hecho de
tener un circuito balanceado implica que se pueda conseguir
un desfase de -/2 (tal y como se tienen las conexiones en la R2
figura 4) o de +/2 sin ms que invertir la polaridad de la
tensin diferencial de entrada. C

La implementacin se ha llevado a cabo en C


C
tecnologa CMOS de AMS de 0,8 m, formando parte de
un sistema de sintona automtica para un filtro pasa-banda +v (t)
de tiempo continuo [9]. El amplificador operacional se ha
in C +vout(t)
diseado especficamente para la aplicacin, y est basado
R1=-R2
+ +
en una estructura cascodo regulado doblado (folded- -vin(t) -vout(t)
cascode) regulado completamente balanceada, alimentado - -
con una tensin simple de +5 V. La figura 5 muestra el MRC1
esquema de dicho amplificador operacional.
VC1=0 VC2=vCTRL(t)
El nivel de tensin del modo comn de los
terminales de salida del op. amp. se ha fijado a 3,5 V. Esto Fig. 4.- Desfasador sintonizable fully-balanced
hace que el margen de amplitud de la seal de salida se cia implementado con clulas MRC.
entre 3,5 V y 5 V (tensin de alimentacin) para el
semiciclo positivo, y entre 3,5 V y 2 V para el negativo.
Como consecuencia el margen en la tensin de control
(VCTRL) en las puertas de los transistores de las clulas
MRCs debe estar por debajo del valor 2V + VTP (donde
VTP<0 es la tensin umbral de los pMOS) para asegurar en
IBIASP
todo momento que los dispositivos MOSFET de las celdas
IBIASN + Vout -
MRC trabajen en su zona hmica. Esto conduce a un
margen de VCTRL entre 0 V y aproximadamente 1,1 V. Para Vref Vin+ Vin-
las medidas de los transistores escogidos en el presente
diseo, se cubre prcticamente la totalidad de la banda de
audio esperada (de 50 Hz a 16 kHz), para MRCs cuyos
transistores tienen unas dimensiones de W = 2 m y L = 62
m, y con capacidades en el circuito de valor C = 5 pF.
Fig. 5.- Amplificador operacional cascodo regulado doblado
5.- Resultados Experimentales (folded regulated-cascode) fully-balanced.
La figura 6 representa resultados experimentales
del diseo realizado, representando el desfase entre la seal Dependenc ia del des fas e en func in de la tens in de c ontrol V c .

de entrada y la de salida versus la frecuencia, cuando la 0

tensin de control de las clulas MRC vara desde 0,1 V -20

(curva de la izquierda) hasta 1,1 V (curva derecha), con


incrementos de 0,1 V. Por otro lado, la figura 7 muestra la
-40

frecuencia con desfase de 90 en funcin de la tensin de -60


Des fase en G rados .

control aplicada. -80

Finalmente, la figura 8 representa una -100

microfotografa, donde se aprecian el MRC y los dos -120

condensadores de entrada al circuito (en la parte superior de


la imagen), el amplificador operacional (en la zona central -140

del layout) junto a sus dos condensadores de compensacin -160

(situados en la parte inferior izquierda), as como el MRC y


-180
los dos condensadores del lazo de realimentacin 10
1
10
2
10
3
10
4
10
5

F rec uenc ia de E ntrada, en [Hz ].


(localizados en la zona inferior derecha de la figura).

Fig. 6.- Resultados experimentales del desfasador, representando


el desfase entre seal de entrada y salida en funcin de la
frecuencia variando como parmetro la tensin de control de los
MRCs del circuito desde 0,1 V hasta 1,1 V, en sentido creciente
hacia la derecha en incrementos de 0,1 V.
Dependenc ia de la frec uenc ia de des fas e 90 en func in de la tens in de c ontrol V c . 1998.
16000 [4] Czarnul, Zdzislaw. Novel MOS Resistive Circuit for
Synthesis of Fully Integrated Continuous-Time Filters.
14000
IEEE Transactions on Circuits and Systems, vol. CAS-33
Frec uenc ia c on Des fas e de 90, en [Hz ].

(n 7): pp. 718-721, July, 1986.


12000
[5] Ismail, Mohammed; Shirley V. Smith; Richard G. Beales.
A New MOSFET-C Universal Filter Structure for VLSI.
10000
IEEE Journal on solid-State Circuits, vol. 23 (n 1): pp.
183-194, February, 1988.
8000
[6] Osa, J. Ignacio; Sonia Porta; Alfonso Carlosena. The
6000
Most Resistive Model for the MOS Resistive Circuit.
Proceedings of the IEEE International Symposium on
4000
Circuits and Systems (ISCAS98), 1998.
[7] Vidal, Eva; Herminio Martnez; Eduard Alarcn; Alberto
2000 Poveda. Nonlinear Analytical Model of the MRC (MOS
Resistive Circuit). Proceedings of the 42th. IEEE Midwest
0 Symposium on Circuits and Systems (MWSCAS99). Las
0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 1.1
Cruces, NMSU, New Mexico, U.S.A., August 1999.
Tens in de Control de los M RCs , en [V ].
[8] Vidal, Eva; Sonia Porta; Herminio Martnez; Eduard
Alarcn; Alberto Poveda. Complete Nonlinear Model of
Fig. 7.- Resultados experimentales del desfasador, representando the MRC (MOS Resistive Circuit). Proceedings of the
la frecuencia a la cual el desfasador presenta desfase de 90 en IEEE International Symposium on Circuits and Systems
funcin de la tensin de control aplicada a los MRCs del circuito. (ISCAS00). Geneve, Switzerland, June 2000.
[9] Martnez, Herminio. Diseo de un Circuito Integrado
6.- Conclusiones para Sintona Automtica de un filtro de Tiempo
Continuo. Memoria del Proyecto Fin de Carrera.
En este trabajo se ha presentado el diseo y la E.T.S.E.T.B. Univ. Politcnica de Catalunya. Barcelona,
implementacin microelectrnica de un desfasador de 90 a Octubre 1998.
partir de la funcin de transferencia requerida para cumplir
tal propsito. La estructura desfasadora es directamente
sintonizable mediante una tensin de control, de forma que
la frecuencia a la cual se produce el desfase de /2 pueda Condensadores
ser fijada de forma exacta. La implementacin del filtro y MRCs de
conlleva la sntesis de una resistencia negativa para Entrada
posicionar el cero de la funcin de transferencia en el
semiplano derecho. El bloque circuital MRC, cuyo
comportamiento ideal es el de una resistencia controlable
electrnicamente, puede realizar dicha resistencia negativa
de forma simple invirtiendo la polaridad de la tensin de Amplificador
control en sus puertas. Para minimizar los efectos no Operacional
lineales que afectan el comportamiento de la clula MRC
(tensin en modo comn a la entrada del dispositivo,
mejora en ruido, etc.) la implementacin mediante una
estructura fully-balanced queda justificada. Se incluyen
resultados experimentales que validan el funcionamiento
del circuito propuesto.
Condensadores
7.- Agradecimientos
Este trabajo ha sido parcialmente financiado por el
y MRCs de
Gobierno Espaol gracias a la CICYT, mediante el Salida
proyecto TIC97-0418-C02-02.

Referencias

[1] Karybakas C.A.; G.A. Micholitsis. A Circuit for Constant


Phase Shift Using a Narrow Pulse Duty Cycle All-Pass Condensadores de
Filter. IEEE Transactions on Instrumentation and Compensacin del Amp. Op.
Measurement, vol. 39 (n 4): pp. 594-598, August 1990.
[2] Gooberman G.L. Digital Phase-Shift Generator. Fig. 8.- Microfotografa del circuito integrado que contiene el
Electronics Letters, vol. 13 (n 25): pp. 772-773,
circuito desfasador realizado en tecnologa CMOS de 0,8 m.
December 1977.
[3] Djokic B.; E. So; P. Bosnjakovic. A High Perfomance
Frequency Insensitive Quadrature Phase Shifter and its
Application in Reactive Power Measurements. IEEE
Instrumentation and Measurement Technology
Conference. St. Paul, Minnesota, USA. pp. 807-811, May