UNIVERSIDAD TECNOLOGICA

DE PEREIRA, LAB. DIGITAL I, IF-652, PRACTICA NO. 4, 3 NOVIEMBRE 2016

DE FUNCIONES LOGICAS

Practica 4: MINIMIZACION
Jorge Ivan Castano Correa.

Juan David Vargas Lopez.

C.C 1.143.962.782
Estudiante de Ingeniera Fsica
Universidad Tecnologica de Pereira
Pereira, Colombia
Email: georgeivan@utp.edu.co

C.C 1.114.401.144
Estudiante de Ingeniera Fsica
Universidad Tecnologica de Pereira
Pereira, Colombia
Email: chivirri@utp.edu.co

Abstract: Esta practica tiene como objetivo conocer y aplicar

los mapas de Karnaugh para el desarrollo de circuitos de logica
combinacional entendiendo los conceptos de riesgo de tiempo
y capas. Con el conocimiento previo que se obtuvo gracias al
pre-informe de la utilidad de los mapas de Karnaugh para

obtener la mnima expresion de logica combinacional, se diseno

dos circuitos, los cuales se simularon en Proteus y posteriormente
se implementaron en una protoboard, el primer circuito consistio
en un sistema de control para la temperatura en un horno, el
cual deba permanecer en un rango de 25C y 110C, el segundo
un controlador de paso de vehculos
circuito consistio en disenar
para la interseccion entre una va ferrea y una va vehicular
con el fin de evitar accidentes. Se pudo realizar el montaje
de los dos circuitos con 3 capas logicas cada uno posterior a
esto, verificamos las diferentes combinaciones de la tabla de
verdad de cada circuito, estos circuitos fueron implementados
con riesgo de tiempo, pues sin riesgo de tiempo se necesitaban
un mayor numero de compuertas, lo que incrementaba el costo
de la implementacion.
Index TermsCompuerta Logica, Mapas de Karnaugh, Proteus, Protoboard, Riesgo de tiempo.

I.

P RE I NFORME

1. Cuales son los metodos de minimizacion de funciones

logicas mas comunes? .
Metodos de Minimizacion de Funciones Logicas:
Existen varios metodos cuyo objetivo principal es minimizar expresiones logicas de tal manera que estos se
pueda llevar a la implementacion.[1]

Figura 1. Postulados

esta se realiza un mapa en el cual se llena los espacios

con ceros o unos dependiendo del resultado obtenido en
la tabla de verdad.
Despues de tener estos espacios llenos se empiezan
agrupar los 1 o los 0 dependiendo de su eleccion se
tendra una forma POS o una forma Sop. Se debe
agrupar con los vecinos adyacentes y donde una variable
presente un cambio de cero a uno, estos nos indica que
esta desaparece.[1]
En la f igura 2 se podra evidenciar un ejemplo y el
resultado de esta nos que as: A + B

Algebra
de Boole: Este metodo consiste en la implementacion de los teoremas y postulados de Boole, los
cuales se aplican de manera algebraica comparando con
la F igura 1 , es necesario minimizar las expresiones
para disminuir el tiempo de retardo, los costos y facilitar
su implementacion.[1]
Mapas de Karnaugh: Los Mapas de Karnaugh son
una herramienta muy utilizada para la simplificacion de
circuitos logicos. Cuando se tiene una funcion logica
con su tabla de verdad y se desea implementar esa
funcion de la manera mas economica posible se utiliza
este metodo.[1]
Principalmente se debe realizar una tabla de verdad, con

Figura 2. Mapa de Karnaugh

2. Como se hace un mapa de Karnaugh de 5 variables?


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Las combinaciones posibles estan dadas por la ecuacion

2n donde n es numero de variables, estos nos indica que
hay 32 posibles combinaciones ya que n es igual a 5.[1]
El Mapa de Karnaugh de 4 variables tiene 16 combinaciones, eso nos puede ayudar, ya que si usamos dos
mapas de estos tendremos nuestro mapa de 5 variables.
en estos dos mapas una de las variables va a cambiar de
estado en un mapa sera 0 y en el otro sera 1, las otras
cuatro variables si presentaran los cambios normales
como si fuese un mapa de 4 variables y se agrupan con
los vecinos adyancentes.[1]
f (A, B, C, D, E)
X

(0, 4, 5, 6, 7, 8, 12, 18, 20, 22, 24, 25, 26, 28, 30)

La forma para eliminar el riesgo de tiempo es llevar la

expresion final a una forma en la cual se presente por lo
menos una variable en comun. Esto lo logramos usando
los postulados y teoremas de Boole.
por ejemplo en la siguiente expresion se elimino el riego
de tiempo ya que se tiene una variable en comun:
f (A, B, C, D) = AB + BD + BCD

II. I NFORME
Se realiza el diseno de los dos circuitos que se piden
en la pregunta numero 5 del pre-informe, estos disenos lo
realizamos teniendo en cuenta los siguiente funcionamientos
de ambos controladores.
Para el controlador del horno, el cual tiene un sistema
analogico con una resolucion de 4 bits, tuvimos en cuenta
lo siguiente.
Cada estado logico representa 10C, se desea que el
horno permanezca entre un rango de 25C y 110C.
La funcion de salida va conectado a un circuito de
potencia que se activa con cero y se desactiva con uno.

Figura 3. Mapa de Karnaugh 5 variables

3. Cuando se debe utilizar mapas de Karnaugh o el

metodo de Quine-McCluskey?
Estos metodos deben usarse cuando se tiene una expresion logica compuesta por mas de 3 variables, ya
que el metodo de los teoremas y postulados de Boole
tarda demasiado tiempo, y en medio de la aplicacion de
estos postulados y teoremas pueden presentarse muchos
errores.
Pero en particular la aplicacion de mapas de Karnaugh
y el metodo de Quine-McClauskey es mas eficiente y
nos genera mayor confianza para la implementacion.
4. Como se elimina el riesgo de tiempo en un circuito
minimizado?
Al realizar la minimizacion por mapas de Karnaugh en
esta se puede encontrar una expresion final en la cual
no hay variable en comun, esto genera en el circuito un
Riesgo de Tiempo.[1]
por ejemplo la expresion final obtenida es:
f (A, B, C, D) = E + B + CD

Como cada estado representa 10C, el controlador

permanecera activado de 10C hasta 110C, en el caso de
10C la temperatura sera menor de la deseada entonces
el horno debera estar activo y de esta forma aumentar
su temperatura a la deseada, pero aun as al alcanzar los
25C el horno seguira activo, pues su rango maximo de
temperatura es de 110C esto anterior se puede ver en la
tabla de verdad.
Al alcanzar 120C el horno se desactiva pues ha
sobrepasado su rango maximo de temperatura, esto
anterior se puede ver en la tabla de verdad.
Despues de tener la tabla de verdad procedimos a
utilizar los min-terminos en un mapa de karnaught, para
reducir lo mas posible nuestro sistema logico, el cual fue
simulado en proteus he implementado en una protoboard.
Para el controlador de paso de vehculos, tuvimos en
cuenta lo siguiente.
En el enunciado habla de dos barreras para impedir
la trayectoria de un vehculo en la va, las cuales las
tomamos como una sola pues dependeran una de la otra,
esta barrera estara arriba cuando su estado logico sea 0
y abajo cuando su estado logico sea 1.
Una lampara de alerta que avisa al usuario que el tren
esta pasando y esta lampara estara activada cuando su
estado logico sea 1.


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2 sensores para saber cuando el tren ha pasado por la

va, S1 para determinar si el tren se aproxima y S2 para
identificar cuando el tren ya ha pasado por la va y no
hay peligro de colision,ambos sensores se activa en su
estado logico 1 para el uso de los dos sensores tambien
tuvimos en cuenta que dos trenes podran pasar uno
tras otro o un tren muy largo lo cual activara ambos
sensores, lo que significa que no siempre que se active
S2 el peligro dejara de existir.
2 sensores para saber si hay algun carro en la va,
S3 para va en sentidos ascendente y S4 para sentido
descendente pero aun as tenemos en cuenta que si hay
o no hay carro la seguridad de nuestro controlador se
basara en el sensor de aproximacion S1, la alarma y el
sensor S2 y no dependera de si hay carros en la va,
siempre que no haya peligro nuestro contador mantendra
la barrera arriba.
Despues de tener la tabla de verdad procedimos a
utilizar los min-terminos en dos mapas de karnaught
pues este ejercicio tiene 5 variables, para reducir lo mas
posible nuestro sistema logico, el cual fue simulado en
Proteus he implementado en una Protoboard.

Se realiza la tabla de verdad para el primer circuito con

su referencia [I] donde B sera el de mayor peso y E el de
menor peso, de igual forma su salida le asignamos la etiqueta
Y donde un 1 sera que el horno esta desactivado y un 0 sera
que el horno se encuentra activado.

Con la anterior tabla de verdad [I] procedimos a realizar

su correspondiente mapa de Karnaugh, donde llegamos a
una funcion logica reducida, hay que tener en cuenta que
no hicimos el mapa de Karnaugh [A] teniendo en cuenta el
tiempo de riesgo.

Como resultado de este mapa de Karnaugh [A] tenemos la

expresion con la cual va a funcionar el led, recordemos que si
esta el led apagado significara que nuestro horno esta activado.
Mapa de Karnough [A]
BC

00

01

11

10

00

01

11

10

DE

Expresion minima: BC + BDE

Despues de este proceso de simplificacion se procede
a realizar la simulacion en Proteus, Figura 5. Ya con la
simulacion en Proteus pasamos a realizar el montaje fsico
con la ayuda de una protoboard, Figura 4

Cada estado representa 10C

Cuadro I
TABLA DE V ERDAD [I]
B

Figura 4. Implementacion horno desactivado

A continuacion describiremos el proceso que se llevo acabo

con el segundo circuito el cual sigue los mismos pasos del
primer circuito, para iniciar se procede a realizar su tabla
de verdad con su referencia como II, donde A sera el de
mayor peso y representara el sensor S4, D representa el
sensor S3, E representa el sensor S2, B representa el sensor
S1, C representa la lampara de alarma y de igual forma sera
el de menor peso, Y representa la salida del controlador,
recordemos que, cuando Y este en el estado 1 la barrera
estara cerrada y cuando este en el estado logico 0 la barrera
estara abierta, como este es un problema de 5 variables su


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tabla de verdad sera de 32 combinaciones logicas.

Figura 5. Simulacion en Proteus horno Desactivado

Con la siguiente tabla de verdad [II] procedimos a realizar

su correspondiente mapa de Karnaugh [B] de 5 variables,
donde llegamos a una funcion logica reducida, parecen ser
dos mapas independientes pero ambos representan un solo
mapa de Karnaugh, recordemos que en estos dos mapas una
de las variables va a cambiar de estado en un mapa sera 0
y en el otro sera 1, en nuestro caso esa variable sera A, las
otras cuatro variables si presentaran los cambios normales
como si fuese un mapa de 4 variables y se agrupan con los
vecinos adyacentes, hay que tener en cuenta que no hicimos
el mapa de Karnaugh teniendo en cuenta el tiempo de riesgo.
Como resultado de este mapa de karnaugh [B] tenemos la
expresion con la cual va a funcionar el led, recordemos
que si esta el led apagado significara que la barrera esta
abierta permitiendo el paso de vehculos, si nuestro led esta
encendido la barrera estara cerrada.

Figura 6. Implementacion Barrera cerrada

Cuadro II
TABLA DE V ERDAD [II]
A


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Mapa de Karnaugh [B]

BC

00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

DE

BC
DE

Multimetro Fluke
Osciloscopio
Sonda
Resistencias
DI Switch
Compuertas AND, OR, NOT
Diodo Led
III.

C ONCLUSI ON

1. Se pudo notar la gran importancia de los mapas de Karnaugh para la simplicidad y reduccion de los circuitos
logicos.
2. Al disenar un circuito combinacional con compuertas
AND y OR, para que en el circuito no aparezcan
riesgos logicos hay que incluir todas las variables en una
expresion logica que nos represente nuestro circuito.
3. Eliminar el tiempo de riesgo en un diseno de circuito
combinacional aumentara los costos de su implementacion pues al tener en cuenta un numero mayor de
variables las operaciones logicas aumentaran y a su vez
las compuertas logicas.
R EFERENCIAS

Expresion mnima
B0C + B
Despues de este proceso de simplificacion se procede
a realizar la simulacion en Proteus, Figura 7. Ya con la
simulacion en Proteus pasamos a realizar el montaje fsico
con la ayuda de una protoboard, Figura 6

Figura 7. Simulacion en Proteus barrera cerrada

II-A.

MATERIALES

Generador de senales
Fuente

[1] FLOYD, THOMAS L, DE TURISI,, ((E. B. L. (1997). Fundamentos

de sistemas digitales (Vol. 7))),