INTRODUCCIN

En su forma ms simple, un sistema de computadora

cuenta con una unidad que ejecuta instrucciones de
programas. Esta unidad se comunica con otros subsistemas
dentro de la computadora, y a menudo controla su
operacin. Debido al papel central de tal unidad se conoce
como unidad central de procesamiento, o CPU (Central
processing unit). Dentro de muchas computadoras, un
subsistema como una unidad de entrada, o un dispositivo
de almacenamiento masivo, puede incorporar una unidad
de procesamiento propia. Tal unidad de procesamiento,
aunque es central para su propio subsistema, resulta claro
que no es "central" para el sistema de computadora en su
conjunto. Sin embargo, los principios del diseo y operacin
de una CPU son independientes de su posicin en un
sistema de computadora. Este trabajo estar dedicado a la
organizacin del hardware que permite a una CPU realizar
su funcin principal: traer instrucciones desde la memoria y
ejecutarlas.
El algoritmo de solucin de cualquier problema consiste en
varios pasos que deben realizarse en una secuencia
especfica. Para implantar tal algoritmo en una
computadora, estos pasos se descomponen en pasos ms
pequeos, cada uno de los cuales representa una
instruccin de mquina. La secuencia de instrucciones
resultante es un programa en lenguaje de mquina que
representa al algoritmo en cuestin. El mismo enfoque
general se utiliza para permitir a la computadora realizar
funciones especificadas por instrucciones individuales de
mquina. Esto es, cada una de estas instrucciones se
ejecuta realizando una secuencia de operaciones ms
rudimentarias. Estas operaciones, y los medios por los
cuales se generan, sern el tema principal de anlisis en
este trabajo.

MARCO TEORICO
1. ALGUNOS CONCEPTOS FUNDAMENTALES
Las instrucciones que constituyen un programa que debe ejecutar
una computadora se cargan enlocalizaciones secuenciales de su
memoria principal.Para ejecutar este programa la CPU trae una
instruccin por vez y realiza las funciones especificadas. Las
instrucciones se traen por medio de localizaciones efectivas de la
memoria hasta la ejecucin de una ramificacin o de una
instruccin de salto. La CPU lleva un control de la direccin de la
localizacin de la memoria de la siguiente instruccin, por medio
del empleo de un registro de la CPU especial al que se denomina
contador de programa (PC). Despus de traer una instruccin, el
contenido del PC se actualiza para apuntar a la siguiente
instruccin de la secuencia.
Considrese, para simplificar, que cada instruccin ocupa una
palabra de la memoria. Por lo tanto, la ejecucin de una instruccin
requiere que la CPU realice los siguientes tres pasos:
1 . Traer el contenido de la localizacin de la memoria a la que
apunte el PC. Interpretar el contenido de esta localizacin como
una instruccin que debe ejecutarse. Por lo tanto, almacenarla en
el registro de instruccin (IR: Instruction Register). En forma
simblica esto puede escribirse como:
IR [[PL]]
Incrementar el contenido del PC en l.PC [PC] + I
Realizar las acciones especificadas por la instruccin almacenada
en el IR.
Obsrvese que en aquellos casos en que una instruccin ocupa
ms de una palabra, los pasos 1 y 2 pueden repetirse tantas veces
como sea necesario para traer la instruccin completa. Por lo
general a estos dos pasos se les conoce como fase de trada,
mientras que el paso 3 constituye la fase de ejecucin.
2

La estructura de las rutas principales de datos dentro de la CPU:

Los bloques de la CPU. Estos bloques pueden organizarse e
interconectarse de varias formas. Una de tales organizaciones se
muestra en la siguiente figura. En este caso, la unidad aritmtica y
lgica (ALU) y todos los registros de la CPU estn conectados a
travs de un bus comn. Desde luego, este bus es interno y no
debe confundirse con el bus externo, o buses, que conectan a la
CPU con la memoria y los dispositivos de E/S. El bus externo de
memoria se muestra en la siguiente figura conectado con la CPU
por medio de los registros de datos y de direccin MDR y MAR. El
nmero y funciones de los registros del RO al R(n - 1) varan mucho
de una mquina a otra. Pueden ser para que el programador los
emplee en operaciones generales, pero algunos de ellos pueden ser
registros de aplicacin especial, tales como registros ndices o
apuntadores de pila.
2. Trada de una palabra a partir de la memoria

En una memoria de acceso aleatorio, la informacin est

almacenada en localizaciones identificadas por sus direcciones.
Para traer una palabra de informacin de la memoria, la CPU tiene
que especificar la direccin de la localizacin de la memoria en
donde esta informacin est almacenada y solicitar una operacin
de Leer. Esto se aplica si la informacin que se va a localizar es una
instruccin de un programa o una palabra de datos (operando)
especificada por una instruccin. Entonces, para realizar la trada
desde la memoria, la CPU transfiere la direccin de la palabra de
informacin requerida al registro de direccin en la memoria (MAR:
memory address register). Segn se muestra en la figura anterior,
el MAR est conectado a las lneas de direccin del bus de
memoria. Por lo tanto, la direccin de la palabra requerida se
transfiere a la memoria principal. Mientras tanto, la CPU utiliza las
lneas de control de bus de memoria para indicar que se requiere
una operacin de Leer. Lo normal es que despus de emitir esta
solicitud, la CPU espere hasta que reciba una respuesta de la
memoria, que le informe que la funcin solicitada se ha concluido.
Esto se logra por medio del uso de otra seal de control del bus de
memoria, a la cual se denominar Funcin de Memoria Completada
(MFC). La memoria pone esta seal en 1 para indicar que el
contenido de la localizacin especificada de la memoria se ha ledo
y est disponible en las lneas de datos del bus de memoria. Se
considerar que en cuanto la seal MFC sea igual a 1, la
informacin que est en las lneas de datos est cargada en el MDR
y por lo tanto est disponible para su uso dentro de la CPU. Esto
completa la operacin de trada desde la memoria. Como ejemplo,
considrese que la direccin de la localizacin de la memoria a la
que se vaya a efectuar el acceso est en el registro RI y que los
3

datos de la memoria deben cargarse en el registro R2. Esto se logra

por medio de la siguiente secuencia de operaciones:
1.
2.

MAR [R1]

3.

Leer

4.

Esperar la seal MFC

5.

R2 [MDR]
La duracin del paso tres depende de la velocidad de la memoria
utilizada. Por lo general, el tiempo necesario para leer una palabra
de la memoria es ms prolongado que el tiempo requerido para
realizar cualquier operacin nica dentro de la CPU. Por lo tanto, el
tiempo general de la ejecucin de una instruccin puede disminuir
si la secuencia de operaciones est organizada de manera tal que
otra funcin til se realice dentro de la CPU mientras espera que la
memoria responda. Resulta obvio que slo las funciones que no
requieran del empleo del MDR o del MAR podrn realizarse durante
este tiempo. Tal situacin se presenta durante la fase de trada
desde la memoria. Como pronto se ver, el PC puede
incrementarse mientras se espera que se complete la operacin de
Leer. En el anlisis anterior se ha presentado un ejemplo de la
forma en que la transferencia de datos entre dos dispositivos puede
tener lugar, en este caso la CPU y la memoria principal. El
mecanismo de transferencia en que un dispositivo inicia la
transferencia (solicitud de Leer) y espera hasta que el otro
dispositivo responda (seal MFC) se denomina transferencia
asncrona. Puede verse con facilidad que este mecanismo permite
transferir datos entre dos dispositivos independientes que tengan
velocidades diferentes de operacin. Un esquema opcional que se
encuentra en algunas computadoras utiliza transferencias
sncronas. En este caso, una de las lneas de control del bus
transporta los pulsos de un reloj que funciona continuamente con
una frecuencia fija. Estos pulsos proporcionan seales de
temporizacin a la CPU y a la memoria principal. En cada ciclo del
reloj se completa una operacin de la memoria. Adems los
instantes en que la direccin se coloca en las lneas de direccin y
los datos se cargan en el MDR son fijos en relacin con los pulsos
del reloj. El esquema de bus sncrono lleva a un implante ms
simple. Sin embargo, no puede aceptar dispositivos de velocidades
muy variadas, si no se reduce la velocidad de todos los dispositivos
a la del ms lento. En el resto del anlisis de la operacin de la
CPU, se considerar que se emplea un bus de memoria asncrono.

3. Almacenamiento de una palabra en la memoria

El procedimiento para escribir una palabra en una localizacin

dada de la memoria es semejante al empleado para leer de la
memoria. La nica excepcin es que la palabra de datos que se
va a escribir se carga en el MDR antes de que se emita el
comando Escribir. Si se considera que la palabra de datos que se
va a almacenar en la memoria est en R2, y que la direccin de
la memoria est en R1, la operacin de Escribir requiere la
siguiente secuencia:
1.
2.

MAR [R1]

3.

MDR [R2]

4.

Escribir

5.

Esperar la seal MFC

Es interesante observar que los pasos 1 y 2 son independientes.
Por lo tanto, pueden llevarse a cabo en cualquier orden. En
realidad, pueden efectuarse de manera simultnea, si la
arquitectura de la computadora lo permite, esto es, si las dos
transferencias no utilizan la misma ruta de datos. Desde luego,
esto no sera posible en la organizacin de bus nico de la figura
anterior. Obsrvese tambin que, como en el caso de la
operacin de Leer, el periodo de espera del paso 4 puede
encimarse con otras operaciones, siempre y cuando tales
operaciones no utilicen los registros MDR o MAR.

4. Transferencias entre registros

Para permitir la transferencia de datos entre varios bloques
conectados al bus comn de la figura anterior, debe haber manejo
de entrada y salida por compuerta. Esto est representado de
manera simblica en la figura siguiente (2). Las compuertas de
entrada y salida del registro Ri estn controladas por las seales
Rientrada y Risalida, respectivamente. Entonces, cuando el registro
Rientrada es igual a 1, los datos disponibles en el bus comn se
cargan en Ri. De manera semejante, cuando Risalida es igual a l, el
contenido del registro Ri se coloca en el bus. Mientras el Risalida es
igual a 0, el bus puede utilizarse para transferir datos de otros
registros.
Ahora se examinar la transferencia de datos entre dos registros.
Por ejemplo, para transferir el contenido del registro Rl al registro
R4, se necesitan las siguientes acciones:

Habilitar la compuerta de salida del registro R1 poniendo

R1salida en 1 . Esto coloca el contenido de R1 en el bus de la
CPU.

Habilitar la compuerta de entrada del registro R4 poniendo

R4entrada en 1. Esto carga los datos provenientes del bus de la
CPU en el registro R4.
Esta transferencia de datos puede representarse en forma
simblica

5. Controladores fijos
Considrese la secuencia de seales de control dada en la figura 8.
Resulta obvio que se requieren ocho lapsos que no se encimen para
la ejecucin adecuada de la instruccin representada por esta
secuencia. Cada lapso debe tener una duracin suficiente al menos
para que sucedan las funciones especificadas en el paso
correspondiente. Por el momento, considrese que todos los lapsos
son de igual duracin. Por lo tanto, es posible implantar el control
necesario con el empleo de un contador manejado por un reloj,
segn se muestra en la figura 10. Cada estado o cuenta de este
contador corresponde a uno de los pasos de las figuras 8 y 9. Por lo
tanto, las seales de control necesarias estn determinadas en
forma nica por la siguiente informacin:

Contenido del contador de control

Contenido del registro de instruccin

Contenido del cdigo de condicin y de otras banderas de

condicin
El trmino banderas de condicin indica aquellas seales que
representan el estado de las diferentes secciones de la CPU y de las
distintas lneas de control conectadas con ella, tales como la seal
de condicin del MFC de la figura 8.
A fin de lograr cierto conocimiento de la estructura interna de la
unidad de control se empezar dando una visin simplificada del
hardware relacionado con ella.
El bloque decodificador-codificador de la figura 10 es simplemente
un circuito combinatorio que genera las salidas de control
necesarias, dependiendo del estado de todas sus entradas. Al
separar las funciones de decodificacin y codificacin se obtiene el
diagrama de bloque ms detallado de la figura 11. El paso
decodificador proporciona una lnea separada de seal para cada
paso, o lapso, en la secuencia de control. De manera semejante, la
salida del decodificador de instruccin consiste en una lnea
separada para cada instruccin de mquina. Esto es, para cada
6

instruccin cargada en el IR, una de las lneas de salida de la INSl a

INSm, se iguala a 1 y todas las otras lneas a 0.
Todas las seales de entrada al bloque de codificacin de la figura
11 deben combinarse para que generen las seales individuales de
control Yentrada, PCsalida, Suma, Fin, etc. La estructura del
codificador est ejemplificada por el circuito dado en la figura 12.
Este circuito es un implante de la funcin lgica

CONCLUSIONES

1. El CPU son las maquinas ms utilizadas como herramientas de

trabajo.
2. Muchas veces existen mquinas de cpu con mayor facilidad de
manejo.
3. Los programas de los cpu ahora vienen con wifi.
4. La tecnologa de hoy avanza.
5. Existen maquinas con mejores memoras de CPU de las cuales dejan
mas sofisticados y buen producto de consumo de las personas.
RECOMENDACIONES
1. Mayor charlas de manejo y soporte de mquinas.
2. Incentivar en el mantenimiento de las armas de fuego
3. Incentivar en el manejo de las programaciones

BIBLIOGRAFIA
1. www.cpu.com.pe
2. www.informatica.pe
3. www.estudiodelainformaticca.com.pe
4. www.blogsdecpu.com
5. www.estudiocpu.com
6. www.shidksmcpu.com
7. www.blogsdesarrollocpu.com.pe