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INGENIERIA MECATRONICA

LABORATORIO DE ELECTRNICA
DIGITAL
TEMA: Comprobacin de los Mapas de Karnaugh

ELECTRNICA DIGITAL

PRCTICA N

FECHA

INTEGRANTES

FIRMA

JOHN ROMERO
RONALD PUCHA

3
TIEMPO: 2hr

RESPONSABLE:

1. OBJETIVOS
1.1. Objetivo General

Disear, construir y testear un cdigo BCD invlido y una XOR de tres entradas que ha sido
simplificado mediante el uso de mapas de Karnaugh

2. METODO

Comprender la simplificacin por los mtodos de Boole y DeMorgan para simular y armar el
circuito para contrastar los resultados
Demostracin del docente de la utilizacin y manejo del dispositivo de prctica

3. EQUIPO Y MATERIALES
Equipos
Banco de Prcticas
Fuente variable 1.25-12VDC
Osciloscopio
Generador de funciones
Multmetro

Accesorios
Sondas
Cables con
banana
cables conectores
Cable de protoboard
Protoboard

Materiales
1 IC TTL 7432
1 IC TTL 7408
1 IC TTL 7404
1 IC TTL 7400
1 IC TTL 7402
1 IC TTL 7486
5 Resistencias 1K 1/2W
5 Resistencias 120 1/2W
5 Diodos led
5 Transistores 3904
1 Dip Switch cuatruple

4. FUNDAMENTO TEORICO
En la prctica anterior, fue posible minimizar el nmero de compuertas que son requeridas para
implementar una funcin lgica que usa leyes de Boole y DeMorgan. Las ventajas son importantes al
utilizar esta tcnica puesto que se reduce el espacio, costo, tiempo de reparacin, y se simplifica el diseo.
Sin embargo, esto representa un reto para los diseadores puesto que se requiere de mucha prctica e
ingenio para disear los circuitos digitales.
Existe un enfoque ms directo por medio del cual es posible simplificar el proceso de reduccin de Boole.
Este mtodo se llama K-Map (Mapas de Karnaugh) el cual usa un enfoque sistemtico para reducir
expresiones booleanas hasta su forma ms simple llamada SOP (Sum of Products). El proceso consiste en
crear un arreglo de celdas adyacentes donde cada una de las celdas representa una combinacin de

variables en SOP desde las ecuaciones Booleanas. El nmero de celdas del mapa K es

donde n es

el nmero de variables de entrada. Por ejemplo, si tenemos 4 variables de entrada en una ecuacin
Booleana A, B, C y D, habr

24 =16 celdas en el K-Map.

Una celda adyacente es definida como celda que difiere de su vecino nicamente por una variable simple.
Cuando agrupamos celdas adyacentes, se deben combinar las celdas en grupos que incluyan la mayor
cantidad de variables en los nmeros potencias de dos y cada uno lgico en el mapa debera ser incluido
al menos una vez. La sobre posicin de grupos debera hacer que se incluya un uno lgico no incluido en
otros grupos.
Para escribir la SOP simplificada de una expresin booleana despus de haber realizado los crculos de
los 1s lgicos en el K-Map se debe realizar los siguientes pasos:
1.

2.

Escribir una ecuacin por cada grupo de variables para eliminar aquellas que aparecen no
complementadas y complementadas. Cada grupo de variables que aparecen encerradas en un
crculo en el mapa debera ser escrito en el formato del producto.
Tomar cada uno de los miembros de la ecuacin y sumarlos.

La ventaja de este mtodo para disear circuitos lgicos mediante K-Maps es que las leyes y reglas del
lgebra booleana son automticamente aplicadas. Las desventajas es que para ms de cuatro variables es
difcil identificar las celdas adyacentes y para ms de seis variables es necesario realizar la simplificacin
mediante un sistema de computacin.

5. PROCEDIMIENTO
Los estudiantes tienen que realizar el diseo, simulaciones y circuito armado en casa. Es obligacin del
estudiante revisar los resultados que se esperan para mostrarlos al profesor. Los pasos a seguir son los
siguientes:
1.

Disear un detector de cdigo invlido BCD. Nosotros vamos a asumir que la entrada A es
el MSB (More Significant Bit) y D es el LSB (Less Significant Bit). Construir una tabla de
verdad para todas las posibles entradas de las variables A, B, C, y D donde la salida es un
uno lgico por cada cdigo invlido BCD y un cero lgico para cualquier cdigo vlido
BCD.
Tabla 1. Tabla de verdad detector de cdigo invlido BCD

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Q1

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1

2.

Escriba el SOP completo de ecuaciones para la tabla de verdad en el paso 1.

D+
A B CD+ AB C
D+
AB C D

Q1= A BC
ABCD
+ ABC D +
3.

Construya un K-Map de cuatro variables y represente la tabla de verdad para el detector


basado en la tabla de verdad que Usted ha creado. Encierre en un crculo los unos lgicos
utilizando el correcto procedimiento de K-Map y escriba las ecuaciones SOP simplificadas
del sistema.
Tabla 2. Mapa K detector de cdigo invlido BCD

CD

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11

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AB
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01
11
10

Q1= AB+ AC
4.

Dibuje el diagrama lgico del paso tres y asegrese de etiquetar todos los pines de los ICs.

Fig1. Diseo de detector de cdigo invlido BCD

5.

Construya el circuito para la lgica del diagrama en el paso 4. Crear una tabla de datos
para acomodar las cuatro entradas del detector. Aplica cada cdigo de entrada y liste la
salida del cdigo para cada caso. Asegrese que las salidas en la tabla corresponde a la
tabla de verdad en el paso 1. Note que si hay alguna salida que no son parte de la ecuacin
booleana, es necesario proveer entradas de modo que se pueda monitorear las salidas de
modo que se pueda recrear apropiadamente la tabla de verdad.

Fig2. Circuito detector de cdigo invlido BCD

Tabla 3. Comprobacin de detector de cdigo invlido BCD

6.

BCD

AB

AC

Q1

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1
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1
1

Disear, construir, testear y verificar el circuito de un detector de ventana de 4 bits que


provee un uno lgico en la salida para una entrada en el rango de 0100 a 1011 y un cero
lgico para todas las dems combinaciones. Repita los pasos 2 al 5 para crear tablas de
verdad, una para los valores de salida predichos y otra para los valores de salida medidos.7
Tabla 4. Tabla de verdad de detector.

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0
0

B C D+
A B C D+ A
BC D+
A BCD


Q 2= A
+ A BC D + A BC D + +

A B C D+

A B CD

Tabla 5. Mapa K del detector

CD

00

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0
1

40

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1
0
1

0
1
0
1

AB
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01
11
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1
0
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B+A B
Q 2= A

Fig3. Diseo del detector de 4 bits

Tabla 6. Tabla de comprobacin del detector de 4 bits

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A B

A B

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0

Fig 4. Circuito de detector de 4 bits.

7.

Disear, construir, testear y verificar la circuitera para un generador/detector de nmeros


primos de 4 bits que provee un uno lgico para los valores primos y un cero lgico para los
valores no primos. Repita los pasos 2 al 5 y crear una tabla de verdad de los valores
predichos y de los valores medidos.
Tabla 7. Tabla de verdad de generador /detector de nmeros primos.

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Tabla 8. Mapa K de generador /detector de nmeros primos.

CD

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AB
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D+ A BD + A
BC
+B
CD
Q 3=B C

BC
D+
A B C D+ A
BC
D+ A
BCD

Q 3= A
+ A B CD + A B C D
6

Fig. 5. Circuito de generador /detector de nmeros primos.

Tabla 9. Tabla de comprobacin de generador /detector de nmeros primos.

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6. DISEOS Y SIMULACIONES

Fig. 6. Simulacin de detector de cdigo invlido BCD (Estado 1111)

Fig. 7. Simulacin de detector de 4 bits (Estado 1111)

Fig. 8. Simulacin de generador /detector de nmeros primos (Estado 1111)

7. TABLAS DE VERDAD Y ANLISIS


Tabla 10. Tabla de verdad circuito 1

BCD

AB

AC

Q1

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Tabla 11. Tabla de verdad circuito 2

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A B

A B

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Tabla 12. Tabla de verdad circuito 3

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0
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0
1
0
0

8. CONCLUSIONES
8. BIBLIOGRAFIA
[1]
M. H. Rashid and A. S. Fernndez, Electrnica de potencia: circuitos, dispositivos y
aplicaciones. Pearson Educacin, 2004.
9

[2]
ALLER J., "Mquinas Elctricas Rotativas: Introduccin a la teora general", primera
edicin, Editorial Equinoccio, Caracas, 2008 ISBN 980-237-223-4
[3]
ANEXO 1: Diagrama completo para simular y armar el circuito.
Brookdalecc. 2000. ELEC 241 Experiment 3 Boolean Laws and DeMorgans Theorem. [ONLINE]
Available at: https://www.google.com/url?
sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&uact=8&ved=0ahUKEwiCnqyDl4PPAhWBJh4K
HUfiCeoQFggeMAA&url=http%3A%2F%2Fux.brookdalecc.edu%2Ffac%2Fengtech%2Fandy
%2Fengi251%2Flabs
%2Flab03.pdf&usg=AFQjCNFTc9DuXqGBm0a2CQGwGEFf_Dokmg&sig2=kXOSfXY6YyJINZNg9R
kOiQ. [Accessed 9 September 2016].

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