CAPITULO 5

ARREGLOS LGICOS PROGRAMABLES Y MEMORIAS

Objetivo: En este captulo se analizaran los arreglos lgicos programables y memorias, tambin su
estructura interna. Al finalizar el captulo el lector estar familiarizado con los diferentes tipos de
arreglos y memoria, podr programar arreglos lgicos y construir memorias a partir de otras ms
pequeas.
5.1. Dispositivos Lgicos Semicustom.
La cantidad de circuitos empaquetados (Chip de Circuitos Integrados, o CCI) se a reducido
por el incremento del nivel de integracin, es decir, el nmero de compuertas por chip.
Durante los ltimos 20 aos, el nmero de compuertas en un solo chip se ha incrementado
desde uno pocos como en las compuertas de serie estndar 7400, dispositivos lgicos SSI, a
unos millones de dispositivos como los chips actuales de alto salidas VLSI. Los niveles ms
grandes de integracin usualmente resultan en una reduccin de espacio de las tarjetas de
circuitos impresos (PCB) y requerimientos de energa.
Existen tres aproximaciones bsicas para implementar un circuito lgico digital LSI: 1) con
componentes estndar SSI, MSI y LSI, 2) con dispositivos VLSI fullcustom o 3) dispositivos
semicustom. Las funciones estndar SSI, MSI, y LSI son convenientes, porque un circuito
puede ser ensamblado rpidamente con una fcil disponibilidad en estantera. Sin embargo, la
cantidad total de piezas, as como el costo por compuerta, puede volverse inaceptable.
Consolidando un diseo entre uno o ms dispositivos custom o semicustom se puede reducir
la cantidad de piezas y por consiguiente reducir considerablemente el costo total.
En un diseo fullcustom, un CCI se disea compuerta por compuerta, con los esquemas
fsicos de componentes elctricos y sus interconexiones tambin desarrolladas. Mediante el
uso de herramientas de diseo ayudado por computadora (CAD), el perfeccionamiento del
circuito y el uso del rea de silicn puede ser optimizado, aunque el proceso de diseo es caro
y largo. Usando dispositivos de circuito semicustom se reduce el tiempo de diseo al utilizar

arreglos de compuertas prediseado, celdas estndar, o dispositivos lgicos programables. Un

arreglo de compuertas es un CCI que contiene varias compuertas lgicas no conectadas. Un
diseador slo necesita las especificaciones cmo interconectar las compuertas en los
arreglos. La fabricacin de estos dispositivos se divide en dos fases. En la fase inicial, las
compuertas no conectadas son procesadas y los chips son acumulados. La fase final slo
requiere que las ultimas pocas capas de interconexiones del CCI sean fabricadas, en lugar del
chip entero, reduciendo el tiempo de fabricacin industrial considerablemente. Grande
nmeros de arreglos son procesados al final para que las pocas capas de interconexin y
entonces se guardan esperando una personalizacin para una aplicacin particular.
Una celda estndar es un circuito que se desarrolla y se guarda en una librera de diseo con
otras celdas estndar. Un diseador crea un CCI seleccionando celdas de la librera y
especificando donde deben ser colocadas en el CCI, y dictando como deben ser
interconectadas. Este proceso no es como un diseo de tarjetas de circuito impreso con
empaquetamiento SSI/MSI/LSI. La complejidad de las funciones en una librera de celdas
estndar puede ir desde compuertas lgicas discretas a los microprocesadores enteros y otros
circuitos complejos. Un diseo de celda estndar es a menudo menos ptimo que un diseo
fullcostum, pero el tiempo de diseo se reduce considerablemente. El CCI resultante todava
debe fabricarse desde el principio como si fuera un diseo fullcustom; es decir, todas las
capas del proceso se necesitan para personalizar el chip para una aplicacin particular.
Los pasos para fabricar un dispositivo personalizado pueden ser saltados al usar dispositivos
lgicos programables (PLDs). Los PLD son CCI prefabricados en donde las capas flexibles
de interconexin tambin son incluidas. Las capas de interconexin son personalizadas por
medios electrnicos para una aplicacin especfica. Estas personalizaciones electrnicas
pueden ser hechas por el usuario final en muchos casos. Los PLDs contienen los recursos
necesarios para utilizar expresiones booleanas en dos niveles bsicos y a menudo incluye
otros elementos lgicos tambin, con el equivalente de muchas miles de compuertas lgicas
en un solo PLD. Un circuito de PLD es desarrollado diseando expresiones lgicas,
traducindolas al formato del PLD designado, y luego instalndolas en el PLD usando un
programador de PLD. As, un dispositivo de trabajo puede ser producido desde el diseo en

unos minutos, en lugar de das o semanas que son requeridos fabricar un arreglo de
0compuertas o celdas estndar CCI. De ser necesario, se pueden disear cambios que sean
rpidos y baratos para ser implementados en unas pocas horas o incluso minutos,
considerando que con celdas estndar o arreglos de compuertas los cambios del diseo
requieren refabricacin completa y as pueden tomar das o semanas.

5.2. Circuitos de Serie de lgica.

Se construyen circuitos de serie de lgica programables alrededor de las series homogneas
de componentes elementales que pueden configurarse para realizar lgico Y y
funcionamientos de OR. En esta seccin nosotros examinamos las estructuras bsicas y
funcionamiento de estos circuitos, incluso los mecanismos para permitirles que ser
programados por diseador para comprender cambiando funciones.
5.2.1.

Funcionamiento del diodo en Circuitos Digitales

Se construyen dispositivos de la lgica programables con configuraciones diferentes
de diodos del semiconductor, el transistor cambia, o los elementos similares. Un
diodo de PN es un dispositivo electrnico formado creando una unin de dos tipos
de materiales del semiconductor, p teclean y n teclean, como ilustr en Figura 5. 1.
Un semiconductor es un material que dirige actual mejor que un aislador (como
caucho), pero ms pobre que un conductor (como cobre). Los n y tipos de p indican
negativo o el cargo positivo que dirigen mecanismos. El funcionamiento de un diodo
puede hacerse aproximar eso de un "ideal" el interruptor. Cuando un voltaje se aplica
por el diodo para hacer a los p estar al lado de (el nodo) significativamente ms
positivo que los n estn al lado de (el ctodo), se dice que el diodo es delanterotorcido. En este modo, se comporta como un interruptor cerrado o corto circuito y
mantiene este prejuicio delantero a un valor muy pequeo (es decir, el voltaje es
aproximadamente ceros). Cuando el ctodo es significativamente ms positivo que el

nodo, se dice que el diodo es marcha atrs-torcido, y eficazmente se comporta

como un circuito abierto (con la cantidad llena de voltaje que aparece por el diodo).

Figura 5.1.
En aplicaciones del circuito digitales, un trmino de cada diodo se conecta a o el
poder proporcione o conecte con tierra a travs de una resistencia, como mostrado en
Figuras 5.2a y d. El otro trmino es controlado por un signo de la lgica digital que o
delantero

marcha

atrs-prejuicios

el

diodo.

Permtanos

considerar

el

funcionamiento del circuito en Figura 5.2a. Cuando seala UN es lgica 1 (un

voltaje positivo), el diodo se marcha atrs-tuerce y se comporta como un circuito
abierto, como ilustr en Figura 5.2b. En este caso, lnea sealada que B se tira a por
la resistencia hacia el voltaje de suministro de poder V, haciendo a B sealado
igualar a lgica 1. Cuando UN es lgica 0 (voltios de O), el diodo se delanterotuerce y as empieza dirigiendo y se comporta como un corto circuito como
mostrado en Figura 5.2c y fuerza el voltaje a B a lgica 0. Figuras 5.2d, e, y f
ilustran los efectos equivalentes que cuando la resistencia se conecta a conecte con
tierra.

Figura 5.2
PN diodo funcionamiento para las aplicaciones digitales. (un) Con tirar-a la
resistencia. (b) Marcha atrs-torci: el diodo abre; B tir a a 1. (c) Delantero-torci:
el shorted del diodo, B impelente a 0. (d) Con tirar-abajo la resistencia. (e) la Marcha
atrs torci: el diodo abre; B tir abajo a 0. (f) Delantero torci: el shorted del diodo,
B impelente a 1.
Normalmente se usan varios otros dispositivos electrnicos, incluso los interruptores
del transistor, en lugar de los diodos en aplicaciones de la lgica programables.
Mientras este captulo discutir circuitos de la lgica construidos de los diodos
especficamente, los conceptos de plan de lgica digitales son el mismo para los
otros dispositivos. El lector se enva a los textos en electrnica [11 o los dispositivos
de la lgica programables [2,3] para la informacin extensa sobre estos dispositivos.

5.2.2.

Y y OR Lgica Series
La conducta describe anteriormente permite cambiar funciones ser llevado a cabo
prontamente con diodos de PN. Por ejemplo, el circuito de Figura 5.3a comprende
un Y funciona con tres entradas, UN, B, y C. Permtanos verificar esto derivando la
verdad, mesa de este circuito. Cuando UN B C = 1 1 1, todos los tres diodos estn
abiertos, y el salidas se tira al lo lgica 1 como mostrado en Figura 5.3b. If UN se
cambia a 0, el diodo correspondiente se vuelve un calzn y fuerza el voltaje del
salidas a lgica 0 como Figura 5.3c mostrada. Puesto que los otros dos diodos
permanecen abiertos, ellos no afectan las salidas. A travs de simetra, el mismo es
verdad para ABC = 101, y ABC = 1 10. Cuando las entradas mltiples son lgica 0,
cada uno de los diodos correspondientes es shorted, y el salidas se fuerza igualmente
a lgica 0, como mostrado en Figura 5.3d. Por consiguiente, el circuito lleva a cabo
un tres-entrada Y funcin. El lector debe verificar que que este circuito puede
extenderse prontamente al K diodos lo comprenda un K-entrada Y funcin.

Figura 5.3

Y funcin comprendidas con una serie del diodo. (un) la configuracin Bsica. (b)
Todos los diodos abren; f tir a a 1. (e) Un shorted del diodo, f impelente a 0. (d) el
shorted del diodo Mltiple, f impelente a 0.

Figura 5.4.
Funcin de OR comprendida con una serie del diodo. (un) la configuracin Bsica.
(b) Todos los diodos abren; f tir abajo a 0. (c) Un shorted del diodo, f impelente a 1.
Una funcin de OR es comprendida por el circuito de Figura 5.4a. En este circuito,
cuando UN B C = 000 todos los tres diodos estn abiertos y el salidas se tira abajo a
lgica 0 como mostrado en Figura 5.4b. Cuando UN B C = 100, como mostrado en
Figura 5.4c, el diodo conectado a UN conductas (se comporta como un calzn),
forzando el salidas a lgica 1. Puesto que los otros dos diodos permanecen abiertos,
ellos no afectan las salidas. Como el rey magos, las salidas ser lgica 1 cuando
cualquier otra entrada, o cualquier combinacin de entradas, es igual a lgica 1. As,
el circuito comprende un tres-entrada la funcin de OR. De nuevo, nota que este
circuito puede extenderse prontamente a una funcin del K-entrada usando diodos de
K.

5.2.3.

Series de Y-OR dos-niveladas

El Y y los circuitos de OR describen sobre lata que l interconect de la misma
manera como compuertas de la lgica comprender cualquier funcin cambiando
arbitraria. Por ejemplo, considere la funcin
f(a, b, c, d) = abc + bc
qu est en suma dos-nivelada de forma de los productos. Una realizacin de esta
funcin con series de lgica de diodo se muestra en Figura 5.5a. Figura 5.5b Ilustra
un formato ms compacto que normalmente usa dibuja diodo lgica serie circuitos.
El Y las funciones son representadas por lneas verticales con Y smbolos de la verja
que representan las resistencias tirar-despiertas, y la funcin de OR es representada
por una lnea horizontal con un OR verja smbolo que representa el tirar-baje
resistencia. Los smbolos de x representan los diodos. A veces nosotros omitimos el
Y smbolos para brevedad

Figura 5.5
Suma de formas del producto comprendi con series de Y-OR. (un) Conectando Y y
OR forma. (b) la forma Compacta.
Figura 5.6 Ilustra cmo las funciones mltiples pueden que l comprendi con una
sola serie de la lgica agregando circuitos de OR adicionales. En este ejemplo, lo
siguiente que se comprenden dos funciones:

f1 (a, b, c) = ab + c
f 2 (a, b, c) = ab + bc

Figura 5.6
Funciones Mltiples comprendidas por una serie de Y-OR.
Nota que el abs de trmino de producto se usa en ambas funciones, es decir, es
"compartido" a travs de ambos funcionamientos de OR. Especificando las
situaciones de los diodos en la serie personaliza, o programas, la serie para una
funcin de la lgica especfica.
La combinacin de un programable Y la serie seguida por una serie de OR
programable normalmente est llamado una serie de la lgica programable PLA),
desde que las funciones de la lgica arbitrarias pueden ser comprendidas
especificando (programando) la configuracin de los diodos.
Disee un PLA para comprender a lo siguiente que tres lgica funciona y muestra
las conexiones interiores.

f1 (A, B, C, D, E) = A BD + BCD + ABCDE

f 2 (A, B, C, D, E) = ABE + BCDE
f 3 (A, B, C, D, E) = A BD + BCDE + ABCD
Hay cinco variables subsecuentemente, debe haber cinco entradas al PLA cada uno
de los cuales debe l los dos complementaron y uncomplemented. Hay un total de
siete nicos trminos del producto el precediendo tres expresiones. Por consiguiente,
el PLA debe generar siete trminos del producto por lo menos. Finalmente, desde
que estn comprendindose tres funciones, debe haber tres suma (OR) los trminos
generaron.
La organizacin de PLA se muestra en Fig. 5.7. Mesa 5.1 muestras las conexiones
en las que deben hacerse el Y y OR forma. En la mesa, los nmeros de trmino de
producto corresponden al Y la verja numera en Fig. 5.7, cada uno conect a una
lnea del producto vertical en la que un trmino del producto se genera. En el Y
porcin de la serie de la mesa, un 0 indican que el complemento de la variable se
conecta a la lnea del producto, un 1 indica que la entrada del uncomplemented se
conecta a la lnea del producto, y un x indica que ninguno se conecta a la lnea del
producto. Para el OR forme, un 1 indica una conexin y un 0 no indican ninguna
conexin.

Figura 5.7
TABLA 5.1 PLA para ejemplo 5.1
Entradas del

Salidas del

arreglo AND

Arreglo OR

Trminos Productos

ABCDE

f1f2f3

1 ABD

00X0X

1 01

2 BCD

X010X

100

3 A BCDE

01110

100

4 ABE

01XX1

010

5 BCDE

X0101

010

6 BCDE

X0001

001

7 A BCD

0111X

001

El salidas de un cinco-entrada "el votante de la mayora el circuito, mostrado en

Fig., 5.8a, es ser 1 siempre que una mayora de sus entradas sea 1. Disee este
circuito con un PLA.
El salidas es 1 para todo el minterms que contiene tres o ms ones. La funcin
correspondiente es

f(a, b, c, d, e) = m(7,11,13,14,15,19,21,22,23,25 31)

Usando un K-mapa, o otro mtodo conveniente, la funcin puede l expres en suma
del mnimo de forma de los productos como
f(a, b, c, d, e) = abc + abd + abe + acd + ace + ade + bcd + bce + bde + cde
Esta funcin se comprende en el PLA mostrado en Fig. 5.8b.
Diseadores de circuitos custom y de celda estndar VLSI utilizan a menudo
arreglos lgicos programables en lugar de compuertas lgicas discretas para la parte
de lgica combinacional de sus diseos. La conexin de arreglos AND y OR se
crean durante el proceso de fabricacin de dispositivo (es decir, son "mscaras
programadas"). La configuracin de cada PLA, es decir, el nmero de entradas,
trminos producto, y trminos suma, se granan en el circuito especfico al principio
de su realizacin. Hay varias ventajas de usar PLAs. Primero, con las PLAs se
pueden hacer circuitos ms compacto que los circuitos equivalentes de compuertas
lgicas discretas y as puede utilizarse menos chips en la misma rea . Segundo,
herramientas de diseo ayudado por computadora estn disponibles para generar
automticamente el esquema fsico de

la PLA directamente de las ecuaciones

lgicas, reduciendo el tiempo total de diseo. Finalmente, se han desarrollado

algoritmos de prueba para las PLAs que son ms eficaces que los algoritmos de
comprobacin equivalentes para los circuitos de compuertas lgicas discretas.
5.2.4.

Arreglos de Camposprogramables AND y OR

Los elementos lgicos llamados camposprogramables son dispositivos que
contienen arreglos lgicos AND y OR no comprometidos que son programados
(configurados) por el diseador, en lugar del fabricante. La mayora de los campos
programables de arreglos AND y OR estndares (o de simple "Programacin") son
capaces de realizar funciones booleanas arbitrarias permitindole al diseador
especificar, o programar, como conectar los diodos dentro del arreglo para formar
trminos producto y suma.
Para hacer un dispositivo programable, un fusible de metal (nquel-cromo, titaniotungsteno, o un aleacin similar) se coloca en serie con cada diodo entre el diodo y
la lnea de salida, como mostramos en Fig. 5.9a. Un fusible intacto se comporta
como un corto circuito y conecta el diodo correspondiente con la salida. Un fusible
puede quitarse ("fundirse") pasando una corriente alta a travs de l, haciendo
independiente a una salida de una correspondiente entrada.
Un arreglo programable AND se muestra en Fig. 5.9a. Cada variable de entrada y su
complemento estn conectadas por diodos y fusibles a la salida. Removiendo los
fusibles seleccionados, cualquier producto de las variables A, A , B, B , C, y C
puede se realizada. Por ejemplo, considere la funcin booleana
f(A, B, C) = ABC
Como se muestra en Fig. 5.9b, este producto es realizado quitando los diodos en
serie con entradas A, B , y C y dejando intactos los diodos en serie con entradas A ,
B, y C . Igualmente, la funcin
f(A, B, C) = A B

es realizada quitando cuatro fusibles, como se muestra en la Fig. 5.9c.

En lugar de dibujar individualmente cada diodo y fundirlo, una notacin taquigrfica
es comnmente usada para representar configuraciones lgicas programables, como
se ilustra en las Figs. 5.9d y e. Una x colocada en una unin representa la presencia
de un fusible, y la ausencia de un x representa la ausencia de un fusible, es decir, un
fusible fundido. El lector debe verificar que los circuitos de Figs. 5.9d y e
representan aquellos de las Figs. 5.9b y c, respectivamente.
La figura 5.10a ilustra un arreglo programable OR, el cual se crea de la misma
manera que el arreglo programable AND descrito previamente. Las entradas al
arreglo OR , P1, P2, y P3, son usualmente trminos productos creados en un arreglo
AND. La funcin
f(P1 , P2 , P3 ) = P1 + P3
es producida como se muestra en Fig. 5.10b, y la notacin taquigrfica
correspondiente se da en la Fig. 5.10e.
El proceso de quitar los fusibles seleccionados de un dispositivos lgico
programable es llamado programar el dispositivo. Esto es hecho a menudo usando
un programa de diseo ayudado por computadora (CAD) para trasladar una
descripcin de una funcin lgica deseada (tpicamente una expresin booleanas) a
un mapa de fusibles para ser fundidos y entonces transferir este mapa de fusible a un
instrumento especial llamado programador de dispositivo, que selecciona y
suministra las corrientes para fundir los fusibles especificados en el mapa.

Figura 5.10
Arreglo OR programacin de fusible. (a) Arreglo OR sin programar. (b)
f(P1 , P2 , P3 ) = P1 + P3 . (c) Forma Compacta.
5.2.5.

Opciones en la Polaridad de la salida.

Adems de los trminos producto y suma, a menudo se proporciona varias otras
caractersticas en dispositivos estndares de lgica programable, incluye una
polaridad de salida programable, realimentacin de seales, y pines de seales
bidireccionales. La figura 5.11a ilustra una opcin comn disponible en la polaridad
de salida de los PLDs: activa alta, activa baja, complementaria, y polaridad
programable.

Figura 5.11
Opciones de la polaridad de salida para los dispositivos lgicos de campos
programables. (a) Opciones de la polaridad de salida. (b) Fusible intacto: Oi es activo
alto, O i = Si 0 = Si . (c) Fusible fundido: O = i, es activo bajo, O i = Si 1 = Si .
Una salida de polaridad programable es creada con uno compuerta ORExclusivo
(XOR) con un fusible en una entrada. Esta entrada se fuerza a 0 lgico cuando el
fusible esta intacto o a 1 lgico cuando el fusible se ha fundido. Recordando el
funcionamiento de una compuerta XOR, cuando el fusible est intacto, como ilustra

en la Fig. 5.1lb, la salida O i = Si 0 = Si , y as la salida es activa alta. Cuando el

fusible se ha fundido, como se ilustra en la Fig. 5.11c, la salida O i = Si 1 = Si , y
as la salida es activa baja. Note una x indica un fusible intacto, y la ausencia de una
x indica un fusible fundido, como es la convencin para los arreglos AND/OR.
Adems de proporcionar la capacidad para producir salidas activasaltas y
activabajas, la polaridad programable de las salidas permite que ambas formas
suma de productos (SOP) y producto de sumas (POS) sean realizadas. Por ejemplo,
la Fig. 5.12 ilustra de la realizacin de las siguientes dos funciones:
f1 (A, B, C) = AB + AC
f 2 (A, B, C) = (A + B)(A + C)
donde el f1 est en forma de SOP y f2 en forma de POS. Como se muestra en la
figura, la forma de SOP es implementada haciendo la salida activa alta. La forma
POS es obtenida mediante la siguiente manipulacin algebraica.

(A + B)(A + C) = (A + B)(A + C)
= (A + B) + (A + C)
= A B + AC
As, una forma de POS puede ser realizada indirectamente invirtiendo una expresin
SOP. As, los trminos producto y la polaridad programable de la salida permiten
construir cualquiera de las compuertas lgicas primitivas (AND, OR, NAND, NOR,
o NOT).

Figura 5.12
La aplicacin de la forma SOP y POS usando salidas de polaridad programable.
5.2.6.

Pines bidireccionales y lneas de Realimentacin.

Otra caracterstica proporcionada en muchos dispositivos lgicos de campos
programables es un pin bidireccional entrada / salida, como es ilustrado en la
Fig. 5.13a. Un pin bidireccional es manejado por un driver tres estados (llamado a
veces driver tristate) cuya lnea de control se conecta a uno de los trminos producto.
Cuando la lnea de control es 1, se dice que el driver sta habilitado y funciona
como un corto circuito (o un interruptor cerrado), como es mostrado en la Fig. 5.13b.
En este caso los trminos suma son conducidos hacia el pin, que por consiguiente
funciona como una salida. Adems, este valor es realimentado a un arreglo AND,
donde puede ser usado para formar trminos productos. De esta manera a, circuitos
multinivel (mayores de 2) pueden ser realizados.

Figura 5.13
Pines bidireccionales en dispositivos lgicos programables. (a) IOm es un pin
bidireccional. (b) Driver tres estados habilitado (Pn+1 = l). (c) Driver tres estados
desactivado (Pn+l = 0).
Cuando la lnea de control del driver es 0, el driver es deshabilitado y funciona como
un circuito abierto (o el interruptor abierto), como se muestra en Fig. 5.13c. Esto
desconecta los trminos suma del pin, a travs de la lnea realimentacin, ahora se
convierten en una entrada para el arreglo AND. El funcionamiento de estos pines
bidireccionales y lneas de realimentacin es ilustrado por el ejemplo siguiente.

Figura 5.14
Sumador de dos bit con seal de acarreo usando I/O de realimentacin. (a) Diagrama
de bloque con los numero de los pines. (b) realizacin de la lgica Programable.
Ejemplo 5.3
Implemente un sumador de dos bit con seal de acarreo como se muestra el la Fig.
5.14a usando arreglo lgicos programables teniendo 4 pines dedicados a entradas, 3
dedicados a salidas, y dos bidireccionales.

Las ecuaciones lgicas estandar para una estado, i, de un sumador completo de n-bit
son las siguiente:
Si = A i B i C i1 + A i B i C i 1 + A i B i C i1 + A i Bi C i 1
C i = A i Bi + A i C i1 + B i C i1
donde Ai y Bi, son las entradas de datos y Ci-1, la entrada de acarreo, para el estado
i, Si es la salida de la suma y Ci la salida del acarreo. Para un sumador con seal de
acarreo, la salida del acarreo es conectada a la entrada de acarreo del proximo
estado, como se muestra en la figura Fig. 5.14a.
La Figura 5.14b muestra la implementacin en PLA del diagrama de bloque de la
Fig.5.14a. Ya que el sumador requiere de 5 entradas y solo de 4 pine dedicados a
entradas el pin 5 bidireccional es usado como entrada. As el se deshabilita por el
producto de la lnea 16 dejando los fusibles intactos. Note que el producto de la lnea
16 es forzado a 0 subsecuentemente el producto de todas las entradas y sus
complementos. Nosotros podramos haber usado cualquier par de variables, pero
dejarlas todas intactas hace a el dispositivo ms fiable.
El termino de acarreo C0 es utilizado para computar S1 AND C1, a travs de la lnea
de realimentacin del pin 6, permitiendo que C0 pueda ser combinada con A1 AND
B1 , por las ecuaciones correspondientes.

5.2.7.

Dispositivos comerciales
La mayora los dispositivos lgicos programables comerciales son organizados como
se muestra en la Fig.5.15, con las entradas aplicadas a un arreglo AND en ambas
formas complemento y no complemento, y las salidas de los arreglo AND aplicadas
un arreglo OR, habilitando que se pueda realizar mltiple expresiones de suma de
productos. Opcionalmente puede manipularse la salida del arreglo OR para manejar

una polaridad particular. Reducir la complejidad y costo y aumentar la velocidad del

dispositivo, los fusibles pueden omitirse de cualquier arreglo AND o arreglo OR,
dejando al arreglo en una configuracin fija. Cuando el arreglo AND es fijado, slo
las combinaciones de entrada (los trminos producto) estn disponible. Cuando el
arreglo OR es fijado, cada salida es una suma de trminos producto seleccionados.
Dispositivos con arreglos AND fijos y arreglos OR programables son llamados
memorias programables de solo lectura (PROMs), mientras que los dispositivos de
arreglos AND programables y de arreglos OR fijos son llamados dispositivos lgicos
de arreglos programables (PAL). Dispositivos en los cuales ambos arreglos son
programables son trminos de arreglos lgicos de campos programables (FPLAs).
Las secciones siguientes examinarn cada una de estas tres configuraciones de
dispositivo programables y presentarn varios ejemplos tpicos de dispositivos
estndar. Los dispositivos que se van a examinar se muestran en la Tabla 5.2.

Figura 5.15
Organizacin bsica de dispositivos programables

TABLA 5.2 PLDS TPICOS DISPONIBLES COMERCIALMENTE

Trminos
Dispositivo Descripcin Entradas

del

Salidas

producto

Polaridad del
salidas

PLS100

PLA

16

48

Programable

PLS153

PLA

16

42

10

Programable

82S123

PROM

32

Activo alto

82S129

PROM

256

Activo alto

82S131

PROM

512

Activo alto

82S135

PROM

256

Activo alto

82S137

PROM

10

1024

Activo alto

82S147

PROM

512

Activo alto

82S181

PROM

10

1024

Activo alto

82S185

PROM

11

2048

Activo alto

82S191

PROM

11

2048

Activo alto

82S321

PROM

12

409

Activo alto

PAL16L8

PLA

16

Activo bajo

PAL14H4

PLA

14

Activo alto

PAL16C1

PLA

16

16

Complementario

PAL18P8

PLA

18

Programable

5.3. Arreglos lgicos de campos programables.

5.3.1.

Estructura del circuito FPLA

Los arreglos lgicos de campos programables (FPLAS) son empaquetados como
componentes PLA que contienen fusibles en serie con cada diodo de ambos arreglos
AND y OR que pueden ser removidos por el usuario. Los dispositivos FPLS
estndar fueron introducidos en 1975 por La Corporacin Signetics (ahora

Semiconductores Philips), incluyendo el PLS100 (4), mostrado en la Fig. 5.16, y

seguido despus por una variedad de otras piezas, incluyendo el PLS153 (4),
mostrados en la Fig. 5.17. Estas piezas difieren en el nmero de entradas, trminos
producto, y salidas disponibles, y tambin en la disponibilidad de polaridad de salida
programable, realimentacin, y otras caractersticas.
Configuracin tpica de un FPLA dada como i p o , donde i es el nmero de
entradas al arreglo AND, p es el nmero del trminos productos generados en el
arreglo AND, y o es el nmero de salidas del arreglo OR. El complemento de cada
entrada tambin es suministrada al arreglo AND haciendo un total de 2i entra que
pueden ser usadas por trminos productos. En muchos dispositivos FPLA, las salidas
tambin son realimentadas al arreglo AND (complementadas y no complementadas),
haciendo un total de i + o variables y sus complementos para crear trminos
productos.
Por ejemplo, el PLS100 mostrado en la Fig. 5.16 esta organizado as ( 16 48 8 ),
teniendo 16 entradas dedicadas, 48 trminos producto, y 8 salidas con polaridad
programable que son manejadas por drivers tristate que se habilitan con una entrada
separada. Debido a que cada entrada es proporcionada al arreglo AND en forma de
complemento y no complemento, cualquier producto entre las 16 variables puede
crearse.
El PLS153A es mostrados en Fig. 5.17 es organizado as 18 42 10 . Solo 8 de las
de los 18 pines de entrada son entradas dedicadas. Las otras 10 "pines de entrada"
son lneas bidireccionales controladas por drivers tristate. Cuando el driver es
deshabilitado, el pin es una entrada arreglo AND. Cuando el driver es habilitado, el
pin es una salida, el cual es tambin realimentado al arreglo AND. Cada driver tres
estados es controlado por un trmino producto separado. As, 10 trminos productos
son usados para habilitar a los drivers tres estados, mientras los otros 32 trminos
producto son entradas al arreglo OR. Cada salida puede ser una suma de 32 trminos

producto. Como con el PLS100, la polaridad de cada salida es programable a travs

de una compuerta XOR.

5.3.2.

Realizacin de funciones lgicas con FPLAs.

Debe notarse que un FPLA es simplemente es generador de funciones lgicas
combinacionales que provee de sumas de productos parciales para un set de entradas
dadas. Un solo FPLA puede reducir la cantidad total de partes en un diseo
comprendiendo varias funciones lgicas en un solo empaque.
Cuando se disean expresiones lgicas en una implementacin en un FPLA, debe
notarse que cualquiera o todos las entradas literales pueden ser usadas en cada
trmino producto y cualquiera o todos los trminos producto pueden ser incluidos en
cada trmino suma. La limitacin primaria es el nmero total de trminos producto
disponibles. As, cuando se minimicen las expresiones lgicas para la realizacin en
un FPLA, la minimizacin del nmero total de trminos producto deben ser el
objetivo primario. A menos que sea un nmero pequeo de productos, reducir el
nmero de literales en cualquier simple trmino producto no proporciona ninguna
economa al costo, debido a que todos los literales estn disponibles para cada
producto. De hecho, el tiempo extra para fundir un fusible en la actualidad hace que
la programacin del dispositivo tome mucho ms tiempo. Por esta razn, se han
desarrollado algoritmos especiales de minimizacin especficamente para los
dispositivos PLA que se concentran en reducir el nmero de productos. Adems,
subsecuentemente los trminos producto pueden ser compartidos por mltiples
trminos suma en un FPLAS, algoritmos de minimizacin de mltiples salidas,
como el procedimiento de Quine-McCluskey es frecuentemente usado.

Los ejemplos siguientes ilustran el uso de los dispositivos FPLA descritos.

Ejemplo 5.4
Realice las tres funciones de Ejemplo 5.1 en un dispositivo FPLA PLS100.
Las funciones son realizadas como se muestran en la Fig. 5.18. Esta figura muestra
las conexiones correspondientes con la Tabla 5.1 derivadas del Ejemplo 5.l. Note
que todas las otras entradas al PLS100 son dont care.
Ejemplo 5.5
Use un FPLA para realizar el selector/multiplexer dual de datos TTL 4 a 1 (circuito
tipo SN74153) mostrado en la Fig. 5.19.
El diagrama PLA que es organizado para emparejar el esquema del circuito se
muestra en la Fig.5.20. Puesto que este PLA requiere doce entradas, dos salidas, y
ocho trminos producto, encajar fcilmente en un FPLA PLS100. Un FPLA
PLS153, con cuatro de sus lneas bidireccionales usadas como entradas, tambin
puede usarse.

Nota:
1. Todas las entradas de las compuertas AND con
una unin flotante es 1 lgico.
2. Todas las entradas de las compuertas OR con
fusible flotante es 0 lgico
3. Conexin programable

Figura 5.16

Philips PLS100/101 FPLA [4]. Fuente: Philips, Manual de datos de Dispositivos Lgicos
Programables (PLD), semiconductores Philips, Sunnyvale, CA, 1994

Nota:
4. Todas las entradas de las compuertas AND con
una unin flotante es 1 lgico.
5. Todas las entradas de las compuertas OR con
fusible flotante es 0 lgico
6. Conexin programable

Figura 5.17
Philips PLS153A FPLA [4]. Fuente: Philips, Manual de datos de Dispositivos Lgicos
Programables (PLD), semiconductores Philips, Sunnyvale, CA, 1994
5.4. Memoria programable de solo lectura.
5.4.1.

Estructuras de los circuitos PROM .

Memoria programable de solo lectura (PROM) es el ms viejo de los dispositivos de
la lgica programable, fechado desde 1970, debido a su uso en aplicaciones de
memoria para computadoras. Un PROM se comprende de un arreglo AND fijo y un
arreglo OR programable, como se ilustra en la Fig. 5.21. El arreglo AND genera
todos los posible 2n minterminos productos de sus n entradas y por consiguiente a
menudo llamado como decodificador de n-a-2n. El arreglo de OR permite que
cualquier combinacin de trminos producto sea incluida en cada trmino suma. La
forma cannica de suma de productos de cualquier funcin puede ser realizada
directamente a partir de su tabla de verdad o lista de minterminos. El nmero de
trminos suma vara entre los dispositivos, segn el tamao del chip, segn el
nmero de pines en el empaquetado, y otras consideraciones de costo. Los
dispositivos PROM tpicamente no incluyen opciones de polaridad en su salidas o
realimentacin.
La figura 5.22 ilustra la configuracin tpica de los dispositivos PROM tpicos ms
comercialmente disponibles. Esta configuracin particular incluye drivers de salida
tres estados que son controlado por una seal de control de habilitacin de chip. La
Tabla 5.2 muestra las configuraciones de varias PROMs bipolares Signetics,
ilustrando las diferencias entre el nmero de entradas y salidas.

Figura 5.18

Figura 5.19

5.4.2.

Funciones lgicas realizadas con PROMs.

Recordando que una funcin booleana dada puede ser representada por una nica
forma cannica de suma de productos. Cada salida de un PROM es capaz de realizar
cualquier funcin booleana arbitraria simplemente conectando las salidas a los
minterms de la funcin. Por consiguiente, para realizar una funcin booleana dada
con una PROM, uno debe primero expresar la funcin en su forma cannica de suma
de productos o si no derivar la tabla de la verdad a partir de la funcin. Entonces,
cada uno de los minterminos de las funcione es conectado al trmino OR deseado
para producir la forma cannica SOP. Note que no hay ventaja al minimizar la
funcin cuando se usan PROM, ya que la forma cannica debe usarse para generar el
mapa de fusibles de la PROM. Tambin debe notarse que el uso de un PROM
comercialmente disponible sera muy ineficaz cuando slo un nmero pequeo de
minterms se necesiten, a menos que la minimizacin del chip cuente como una meta
primaria.

Figura 5.20

Figura 5.21

Figura 5.22

Ejemplo 5.6
Realice las siguientes tres funciones booleanas con una PROM de tres entradas y tres
salidas.
f1 (A, B, C) = AB + BC
f 2 (A, B, C) = (A + B + C)(A + B)
f 3 (A, B, C) = A + BC
Primero, convertimos cada funcin a su forma cannica SOP.
f1 (A, B, C) = AB + BC
= ABC + ABC + A BC + A BC
= m(1,5,6,7)
f 2 (A, B, C) = (A + B + C)(A + B)
= (A + B + C)(A + B + C)(A + B + C)
= M(2,4,5)

= m(0,1,3,6,7)

f 3 (A, B, C) = A + BC

= A BC + A BC + ABC + ABC + ABC

= m(3,4,5,6,7)
Por consiguiente , la salida 1 es conecta a los trminos producto (1, 5, 6, 7), la salida
2 es conectada a(0, 1, 3, 6, 7) y la salida 3 es conectada a (3, 4, 5,6 ,7).
El circuito final se muestra en la Fig. 5.23.
EJEMPLO 5.7
Use un PROM para realizar sumador completo de un bit.

La Tabla de verdad de un sumador completo es dada en la Tabla 5.3. De esta Tabla,

la PROM es programada removiendo los fusibles que corresponden a cada cero en
las dos funciones, como se muestra en la Fig. 5.24. Nota que un PROM de tres
entradas, y dos salidas se necesita para este circuito.
Las PROMs son especialmente eficaces en la solucin de problemas que requieren
que la mayora de los minterminos de una funcin sean utilizados. Los ejemplos
incluyen a conversor , decodificadores de cdigos, y tablas de lookup.

Ejemplo 5.8
Disee un conversor de cdigo binario a gray usando una PROM de cuatro entradas
y cuatro salidas.
La Tabla de verdad del conversor del cdigo se da en la Tabla 5.4. Note que 15 de
los 16 posibles minterminos estn presentes en la salida (slo el minterm 0 no esta
contenido en cualquiera de las cuatro salidas.) La Tabla de verdad es mapiada hacia
el PROM como se ilustra en la Fig. 5.25.

Figura 5.23
Solucin PROM del ejemplo 5.6.

Figura 5.24
Realizacin de un sumador completo en un PROM
TABLA TABLA DE LA VERDAD DE UN SUMADOR
5.3

COMPLETO

Xi

Yi

Ci-1

Ci

Si

Figura 5.25
Realizacin de un conversor binario a gray con una PROM

TABLA 5.4

TABLA DE VERDAD
BINARIOAGRAYS

Decimal

Binario

Cdigo Gray

Nmero

B3B2B1B0

G3G2G1G0

0000

0000

0001

0001

0010

0011

0011

0010

0100

0110

0101

0111

0110

0101

0111

0100

1000

1100

1001

1101

10

1010

1111

11

1011

1110

5.4.3.

12

1100

1010

13

1101

1011

14

1110

1001

15

1111

1000

Tabla de Lookup
Una aplicacin comn de las PROMs es la Tabla de lookup en la que una funcin se
guarda en forma tabulada con sus argumentos usados como un ndice dentro de la
tabla para recuperar el valor de la funcin por esos argumentos. Puesto que las
Tablas de verdad pueden ser rpidamente realizadas con PROMs, las Tablas de
lookup son implementadas al escribirlas en formato de Tabla de verdad y luego
realizando la Tabla de verdad con un PROM. Tablas de funciones trigonomtricas,
logartmicas, exponenciales, y otras funciones pueden as ser fcilmente
implementadas. Adems, los clculos numricos que pueden ser tabulado, como la
suma,

substraccin,

multiplicacin,

tambin

pueden

ser

rpidamente

implementados con PROMS, como ilustra en el siguiente ejemplo.

Ejemplo 5.9
Implemente un multiplicador binario de gran velocidad de cmputo de 8-bit por
8-bit
P15-0 = A7-0 x B7-0
Usando PROMs como una tabla de lookup para optimizar todas las operaciones
aritmticas.

En lugar de usar un solo PROM grande con 16 entradas y 16 salidas para

implementar una tabla de multiplicacin de 216 FILAS, permtanos dividir los dos
operandos en cantidades de 4-bit como sigue.
P15-0 = A7-0 x B7-0
= ((A7-4 x 24) + A3-0) x ((B7-4 x 24) + B3-0)
= (A7-4 x B7-4) x 28 + ((A7-4 x B3-0) + (A3-0 x B7-4))x 24+ A3-0 x B3-0
Esta operacin puede ser echa con cuatro multiplicadores 4-bit por 4-bit para
calcular productos parciales y tres sumadores binarios para suma los productos
parciales. Las multiplicaciones por 24 y 28 pueden ser hechas simplemente
cambiando los trminos correspondientes a los bits 4 y 8, respectivamente, a la
izquierda. Note que la tabla de multiplicar para un multiplicador de 4-bit por 4-bit
tiene slo 16 filas.

Figura 5.26
Implementacin con un PROM de un multiplicador de alta velocidad.
(PROMs 1 a 4 son 4x4 multiplicadores)

El diagrama del bloque de Fig. 5.26 es un sistema de PROMs usado para

implementar el multiplicador. Los PROMs de 1 a 4 son programados como tablas de
lookup de multiplicacin para formar productos parciales de 4-bit por 4-bit. Los
productos parciales son sumados por sumadores, tambin implementados en
PROMs, para formar el producto final.
5.4.4.

Aplicaciones generales de memoria de solo lectura.

Uno del los usos ms comunes del dispositivos PROM en computadoras y en otros
sistemas digitales es una memoria permanente de solo lectura (ROMS), que
almacena informacin no voltil de programas de computadoras, tablas de valores de
datos constantes, y tablas de traduccin de cdigos. Refirindose a la Fig. 5.22, la
informacin puede ser leda de la ROM especificando el nmero de fila en la tabla,
llamada direccin, en las entradas An-1 . . .A0. la palabra de datos seleccionada aparece
en la salida Om . . . O1 despus de un corto tiempo de retardo llamado el tiempo de
acceso del dispositivo.
Una PROM de n-entradas, m-salidas puede almacenar una tabla de palabras de datos
de 2n de m-bits. Considere el diagrama PROM ilustrado en la Fig. 5.27. El arreglo
AND es eficazmente un decodificador de n por 2n, cada salidas del decodificador
que corresponde a un mintermino de las entradas An-1 . . . A0. El arreglo OR puede er
visto como celdas de almacenamientos de 2n por m-bit, cada una almacenada en una
palabra de datos de m-bits. La direccin proporcionada es descifrada, con el
decodificador activado la salida seleccionada es la correspondiente a la celda de
almacenamiento para manejar las salidas Om . . . O1.

Figura 5.27
Dispositivo PROM de memoria de solo lectura 2n x m.
La informacin es colocada para almacenar en la PROM por la determinacin de la
direccin a la cual cada palabra de datos ser colocada. En la mayora de los casos,
la informacin es simplemente puesta en una locacin continua, comenzando por la
primera direccin dentro de la PROM. En algunas situaciones, sin embargo, se
coloca la informacin en forma de tabla lookup, donde cada direccin es
especificada por un cdigo de datos que de cierta manera es relacionada con la
informacin almacenada en la PROM.
5.4.5.

Tecnologas de memorias de solo lectura.

Adems de las uniones de fusible PROMs descritos previamente, memorias de solo
lectura y otros dispositivos programables estn disponibles en varias otras
tecnologas, proporcionan trade-offs en costo, velocidad, flexibilidad, y reusabilidad.
La complejidad de un dispositivo PROM es determinada por el nmero de diodos y
fusibles que contiene. Una PROM de n-entrada tiene 2n diodos conectadas a las
entradas de cada trmino producto (variables n no complementadas y n

complementadas). Subsecuentemente hay 2n trminos productos de n variables, el

arreglo AND incluye 2n x 2n diodos. S hay k salidas, hay k x 2n diodos y fusibles en
el arreglo OR, subsecuentemente cada termino producto de 2n puede ser conectado a
la cada salida. Por consiguiente, el costo total es (2n+k)x2n diodos de ms kx2n
fusibles.
Para las aplicaciones de gran volumen, memorias de solo lectura de mascaras
programadas, o simplemente ROMs, son tpicamente usadas. En dispositivos ROM,
no hay ningn fusible programable por el usuario. En cambio, durante los pasos
finales del proceso de fabricacin de chip en la fbrica, el arreglo OR es configurado
permanentemente colocando u omitiendo simples alambres en serie con los diodos
representando a los fusibles fundidos y no fundidos, respectivamente. Una custom
mscara designa donde los alambres tienen que ser colocados durante este paso de
la fabricacin y por consiguiente determina qu celdas son unos y cuales ceros.
Cada mscara ROM es custom diseada de una tabla proporcionada por el cliente y
por consiguiente tiene un costo de desarrollo relativamente alto, usualmente varios
miles dlares. Mientras la ausencia de fusibles programables en los arreglos OR hace
que el costo de un chip ROM de mscara programable sea menor en comparacin
con un dispositivo PROM, esto ahorro en el cost es parcialmente compensado por
el cargo de la mscara. Por consiguiente, las ROMs son solo eficaces al ordenar
muchos dispositivos que contienen la misma informacin, considerando que para
nmeros pequeos piezas, es ms efectivo usar dispositivos PROM que pueden ser
programados individualmente por el cliente.
Durante el desarrollo de un circuito lgico, la informacin a ser almacenada en cada
PROM sufre cambios frecuentes hasta que el diseo haya sido completamente
exitosamente. Desafortunadamente, ROMs y PROMs no pueden ser alteradas una
vez que son programadas. Estas deben desecharse y programar nuevos dispositivos
para reemplazarlas. Memorias borrables programables de solo lectura (EPROMS) se
usa a menudo en estas situaciones. El arreglo OR de un EPROM es programada
usando un voltaje especial de programacin para atrapar un carga elctrica en las

celdas de almacenamiento seleccionadas. La presencia o ausencia de carga en una

celda indican una 1 o 0 lgico. Aunque no tan permanente como un fusible fundido,
esta carga permanecer atrapada por unos 10 aos. Sin embargo, puede ser disipada
rpidamente irradiando al chip con una luz ultravioleta a travs de una ventana de
cuarzo en el chip, restaurando el arreglo OR a su condicin inicial de no
programada. El EPROM puede reprogramarse entonces con nueva informacin. Este
ciclo de borrar y reprogramar puede repetirse hasta que el diseo sea correcto,
permitiendo que un solo EPROM sea usado a lo largo del desarrollo.
Un EEPROM (memoria elctricamente borrable, reprogramable de solo lectura ) es
similar a un EPROM en que tambin representa unos y ceros en sus celdas de
memoria por la presencia o ausencia de cargas elctricas atrapadas. Como la
EPROM, estas cargas pueden se disipadas y el chip reprogramado. Sin embargo, en
una EEPROM el borrado es hecho elctricamente aplicando un voltaje especial al
chip. Esto permite el borrado y reprogramacin de un chip sin tener que removerlos
del lugar donde este. Por consiguiente, las EEPROMs son atractivas para
aplicaciones en las que la informacin necesita ser cambiada sin manejar fsicamente
al chip. Muchos dispositivos EEPROM soportan el borrado selectivo del chip; es
decir, ellos permiten borrar locaciones especficas sin perturbar otras. Los bajos
costos de los Dispositivos EEPROM, llamados memorias flash, tambin estn
disponibles la soportan slo borrado entero del chip, as tienen flexibilidad en el
costo comercial.
Los dispositivos EPROM y EEPROM son ms complejos que los dispositivos
PROM y son por consiguiente ms caros por byte comparndolos con los PROMs.
Adems, la mayora de los EPROMs y EEPROMs tienen mayores retardos de
propagacin comparados con el de las PROMs y ROMS, principalmente debido a
que se fabricaban usando transistores de tecnologa NMOS o CMOS, considerando
que los PROMs y ROMs usan tpicamente bipolares TTL. Sin embargo, el alto
costo y bajo rendimiento es a menudo sobrellevado por la conveniencia de ser capaz
de borrar y reprogramar un chip. En algunos casos, los EPROMs o EEPROMs que

se usan durante el prototyping se mantenidos para el producto final. Sin embargo en

situaciones donde un producto es para ser fabricado en volumen, el costo del
producto es a menudo reducido reemplazando el EPROMs o EEPROMs con PROMs
equivalente o ROMs despus que el diseo ha sido finalizado.
5.5. Arreglo lgicos programables
5.5.1.

Estructuras de Circuitos PAL

Dispositivos PAL (o simplemente PALS) se introdujo en los finales de los 70 por
Monolithic Memories, Inc., como un reemplazo de bajo costo para las compuertas
lgicas discretas, PROMS, y PLAs. Un PAL, como se ilustra en la Fig.5.28,
comprende un arreglo AND programable y un arreglo OR fijo. En el arreglo OR fijo,
cada lnea de salidas se conecta permanentemente a un juego especfico de trminos
producto. En el PAL de la Fig.5.28, por ejemplo, cada lnea de salidas es conectada a
tres lineas producto y por consiguiente representa una suma de tres trminos
producto. Debido a que el arreglo OR, la representacin del PAL mostrada en Fig.
5.29 es ms comnmente usada que el de la Fig. 5.28.
Al contrario de un PROM en que todos los posibles 2n productos de n variables son
generados, un PAL genera slo un limitado nmero de trminos producto, dejando al
diseador la seleccin de esos productos a ser generados para cada suma. Por
consiguiente, el costo global de las PAL es considerablemente bajo en comparacin
con aqullos PROMs y FPLAS.
Como es el caso de las memorias de solo lectura, las PALs estn disponibles en
varias tecnologas de circuito, adems de TTL bipolar de fusibles programables. En
particular, las tecnologas EPROM y EEPROM descritas antes, qu utilizan
tecnologas de transistores NMOS y CMOS, son a menudo usados para programar
arreglos AND de varios dispositivos PAL para proporcionar la capacidad de
borrarlos y reprogramarlos. Estos chips son llamado dispositivos borrables de lgica

programable o EPLDs. Como en las memorias de solo lectura, los EPLDs de

tecnologas CMOS y NMOS son tpicamente ms costosos y tienen retardo de
propagacin ms grandes comparados con las PALs de fusibles programables de
tecnologa TTL bipolar. Sin embargo, los beneficios de ser capaz de borrar y
reprogramar los chip hacen atractivos a los EPLDs para muchas aplicaciones.

Figura 5.28
Dispositivo arreglo lgico programable (PAL).

5.5.2.

Funciones de la Lgica comprendiendo con PALs

Porque cada salidas se restringe a ser la suma de un juego fijo de trminos del
producto, los PALs estn ms limitados que PROMs y FPLAs en el nmero de

cambiar funciones que pueden comprenderse. Por consiguiente, la seleccin de un

dispositivo del PAL para una aplicacin particular debe asegurar que el nmero de
trminos del producto por fuera-ponga es suficiente para el nmero del peor-caso de
productos en esa aplicacin. Una limitacin extensa es que un solo trmino del
producto no puede compartirse entre dos trminos de la suma. lf dos sumas
contienen un trmino del producto comn que el producto debe generarse dos veces.
Afortunadamente, muchas funciones cambiando pueden ser representadas por sumas
de nmeros limitados de trminos del producto. Por consiguiente, los PALs son ms
costo eficaz que PROMs o FPLAs para funciones que contienen muchas variables de
la entrada, pero slo un nmero pequeo de trminos del producto.

Figura 5.29
Representacin de un PAL estndar.
Para comprender un juego de cambiar funciones en un PAL, su suma mnima de
representaciones de los productos debe derivarse. Desde el juego de trminos del
producto disponible para cada funcin est limitado, el objetivo del plan primario
debe ser minimizar el nmero de trminos del producto en cada expresin de SOPA,
en lugar del nmero total de literals. Cada entrada y su complemento estn
disponibles para cada trmino del producto. No hay ventaja del costo real por
consiguiente, a reducir el nmero de literals en cualquier solo trmino del producto.

Adems, desde que no pueden compartirse trminos del producto entre los salidass,
cuando ellos pueden en PROMs y FPLAS, hay ninguna necesidad de usar un
algoritmo de minimizacin de mltiple-salidas, como eso presentado en Chapter3,
minimizar las funciones mltiples colectivamente. Para una realizacin del PAL,
cada suma debe que l minimiz independientemente.
EJEMPLO 5.10
Ejemplo 3.24 ilustr la minimizacin simultnea de tres funciones:
f (A, B, C, D) = m(0,2,7,10) + D(12,15)
f(A, B, C, D) = m(2,4,5) + D(6,7,8,10)
f (A, B, C, D) = m(2,7,8) + d(0,5,13)
El resultado era lo siguiente tres expresiones:
f (A, B, C, D) = A BD + BCD + ABCD
f(A, B, C, D) = AB + BCD
f (A, B, C, D) = A BD + BCD + ABCD
Estas tres expresiones requieren un total de ocho trminos del producto, aunque slo
hay cinco nicos trminos, con tres trminos compartidos entre los salidas mltiples.
Una realizacin del PAL de estas expresiones se muestra en Fig. 5.30.

Figura 5.30
Realizacin en una PAL de f(A, B, C, D), f(A, B, C, D), y f(A, B, C, D).
Minimizando cada funcin independientemente produciran las expresiones
siguientes.
f (A, B, C, D) = A BD + BCD + BCD
f(A, B, C, D) = AB + BCD
f (A, B, C, D) = A BD + BCD + ABD
stos tambin contienen un total de ocho productos, seis de ellos nico, con dos
menos literals que el juego anterior de expresiones.

Las realizaciones del PAL de estas funciones requieren un total de cuatro entradas y
ocho trminos del producto en cada caso, sin las economas del costo debido a
literals reducidos o los productos compartidos. El costo de una realizacin de FPLA,
sin embargo, puede ser reducido utilizando el primero puesto de expresiones desde
que slo cinco trminos del producto necesitan ser generados, en lugar de seis como
requiri para el segundo juego de expresiones. As, FPLA disean beneficios del uso
de algoritmos que simultneamente minimizan funciones mltiples, considerando
que el plan del PAL no hace.
En el PAL de Fig. 5.30, note esa funcin f @ (UN, B, C, D) contiene slo dos
trminos del producto. Por consiguiente, debe obligarse uno de los tres productos
conectado a la verja de OR correspondiente a 0. Como mostrado en Fig. 5.3 1, una
variable, UN, est alejado de un trmino del producto (P3) quitando ambos fusibles
(UN y UN). Trmino del producto (P4) se fuerza a 0 dejando ambos fusibles intacto,
desde UN 0.Typicamente, todos los fusibles quedan intacto para cada lnea del
producto que es ser fuerza a 0, como se muestra para el producto P, en Fig., 5.30.

Figura 5.31
Terminos productos que involucra a la variable A y su complemento.
5.5.3.

Salidas del PAL y Opciones de la Regeneracin

TTL normales y PALs de CMOS son clasificados por su nmero de entradas,

salidas, trminos del producto por las salidas, y opciones de las salidas. Muchos
dispositivos del PAL incluyen opciones de polaridad de salidas y la regeneracin
interior atrs de los salidas al Y serie. Otras caractersticas que varan entre los
dispositivos del PAL incluyen cambiando velocidad y consumo de poder.
La configuracin de un dispositivo del PAL es especificada tpicamente por su
nmero de la parte como sigue:
PAL I A O
donde 1 es el nmero de entradas, 0 son el nmero de salidas, y UN especifica la
arquitectura (polaridad del salidas) de los salidass, como sigue:
A

arquitectura de salida

activo bajo

activo alto

Polaridad programable

C salidass complementarios
Por ejemplo, el PAL16L8 dispositivo mostrado en Fig. 5.32 son un PAL con
16inputs y 8 salidass activo-bajos [51. Cada salidas es la suma de siete trminos del
producto y es manejado por un pulidor del tristate controlado por un trmino del
producto adicional. Se alimentan seis de los salidass el jamelgo al Y forma, mientras
el otro dos no son. El dispositivo de PALISPS, mostrado en Fig., 5.33, tiene 8
alfileres bidireccionales que en-eluden salidass de programable-polaridad y 10
entradas especializadas [51. No se muestran los chferes del tristate en las lneas
bidireccionales explcitamente en este diagrama, pero en cambio es incluido en la
verja de XNOR. Otras configuraciones de dispositivo de PAL pueden encontrarse en
[51.

Ejemplo 5.11
Disee un circuito del PAL que compara dos 4-bit nmeros binarios sin firmar, UN
= (a3a2a1a0)2, y B = (b3b2b1b0)2, y produce tres salidass: X = 1 si UN = B, Y = 1
si UN > B, y Z = 1 si UN < B.
De Captulo 4, las ecuaciones siguientes pueden derivarse para los tres salidass.

X = (a 3 b 3 )(a 2 b 2 )(a 1 b1 )(a 0 b '0)

Y = a 3 b 3 + (a 3 b 3 )a 2 b 2 + (a 3 b 3 )(a 2 b 2 )a 1 b1
+ (a 3 b 3 )(a 2 b 2 )(a 1 b1 )a 0 b 0
Z = a 3 b 3 + (a 3 b 3 )a 2 b 2 + (a 3 b 3 )(a 2 b 2 )a 1b1
+ (a 3 b 3 )(a 2 b 2 )(a 1 b1 )a 0 b 0
Donde a i b i = a i b i + a i b i
Extendiendo estas ecuaciones a la forma de SOPA produciran 16 trminos del
producto para X y 15 productos cada uno para Y y Z. Desde el nmero de trminos
del producto disponible para las sumas de dispositivos del PAL tpicos mucho est
tpicamente menos de esto, permtanos en cambio generar los cuatro trminos
Ei = a i bi

for

I= 0,3

y alimentaba estos trminos atrs al Y serie. El juego de ecuaciones se vuelve

entonces

X = E3E 2 E1E 0
Y = a 3 b3 + E 3a 2 b 2 + E3E 2a1 b1 + E 3E 2 E1a 0 b0
Z = a 3b3 + E 3 a 2 b 2 + E 3E 2 a1b1 + E 3E 2 E1 a 0 b0

El peor caso es ahora cuatro trminos del producto por las salidas. Esto encajar
convenientemente en un PAL18P8 dispositivo, como mostrado en Fig. 5.34, usando
ocho de las diez entradas especializadas para UN y B, cuatro de los ocho salidass
para los E, trminos de la regeneracin, y tres de los salidass para X, Y, y Z. Note
que ocho trminos del producto estn disponibles por salidas que es ms suficiente
para la funcin del comparador.

Figura 5.32

Figura 5.33

Figura 5.34
Otras opciones de salidas de PAL incluyen los elementos de memoria, capirotazo-fracasos
llamados y pestillos, apoyar planes del circuito secuenciales.

5.6. Computadora--ed las Herramientas del Plan para el Plan de PLD

Hay dos clases generales de PLD disponible comercialmente computadora--ed el plan
(SINVERGENZA) las herramientas, vendedor especfico y universal. Muchos vendedores
proporcionan herramientas del SINVERGENZA para desarrollar planes exclusivamente
para su propio PLDS. Los ejemplos incluyen MAX + MS 11 de Altera y ASOMBRA de
Signetics. Varios sistemas del SINVERGENZA, sin embargo, el desarrollo de apoyo de
planes PLD-basado en un dispositivo la manera independiente y entonces los planes del mapa
hacia dispositivos seleccionados de las varias bibliotecas. Los ejemplos tpicos de paquetes
del plan universales incluyen PALASM de los Dispositivos de Micro Avanzados, CUPL de
los Dispositivos Lgicos, Inc., CAPAZ de los DATOS la Corporacin de FO, y diseador de
PLD de Minc, Inc.
La mayora de los PLD SINVERGENZA paquetes permite crear los planes y entr en
varios formatos y incluye diagramas esquemticos, ecuaciones de la logia, mesas de verdad, y
el circuito secuencial los diagramas estatales y las mesas estatales. Como mostrado en Fig.
5.35, cada plan se traduce, o compil, en la forma de ecuacin de lgica y entonces minimiz
y acostumbra mtodos similar a aqullos describe en Captulo 3. A menudo el diseador tiene
una opcin de algoritmos de la minimizacin que proporcionan comercio-offs de tiempo del
cmputo para la optimizacin de resultados. El plan compilado puede simularse verificar su
exactitud y evaluar cronometrando entonces y otros parmetros.
Cuando el plan es correcto, las ecuaciones de la lgica se trazan hacia un dispositivo de PLD
seleccionado. lf que el plan no puede que l hizo encajar el PLD seleccionado, el diseador
debe los cither modifican el plan, escogen otro dispositivo, o dividen el plan en mdulos que
pueden comprenderse en PLDS separado. Algunos sistemas del SINVERGENZA
automticamente la bsqueda a travs de las bibliotecas de dispositivos y identifica esos
PLDs que proporcionan los mejor encajaron mientras encontrndose criterio especificado.

Algunos de estos sistemas son capaces de dividir un plan automticamente por trazar en
PLDs mltiples o los planes ms pequeos combinando para encajar en un solo PLD. Las
salidas del paso dispositivo-digno es un mapa del fusible que es un mapa de los fusibles en el
PLD y indica qu ser soplado y qu ser salido intacto para comprender el plan. En la
mayora de los casos, una norma, como el JEDEC normal [5], se usa para el mapa del fusible.
El mapa del fusible se transmite entonces en un programador de PLD especial para programar
el modelo del fusible en la astilla.
La mayora de los PLD plan paquetes utiliza un idioma alto-nivelado para expresar de-seal
en ecuacin de la lgica, mesa de verdad, o el circuito secuencial el formato de la mquina
estatal. Muchos de ellos tambin aceptan planes creados con programas de la captura
esquemticos. En estos casos, el esquemtico se traduce en la forma de ecuacin de lgica en
el idioma usado por ese paquete.

Figura 5.35
Proceso de diseo de un PLD

Por ejemplo, Fig. 5.36 muestras un diagrama esquemtico durante un 1 -pedazo la sumadora
llena. Este diagrama se cre con la Gua Arquitecto de Plan de Grficos el editor esquemtico
y entonces fue traducido por la Mina el PLD diseador programa en el idioma de PDL. El
PDL listando resultante se da en Fig. 5.37, y las ecuaciones de la lgica reducidas producidas
por el recopilador de PDL se da en Fig. 5.38.
La prxima seccin presenta una apreciacin global del idioma de PDL. Otros PLD disean
que los idiomas son similares a PDL. El lector se enva a [6,7,81 para ms detalles.

Figura 5.36
Diagrama esquemtico de un sumador completo de 1-bit.
5.6.1.

Disee Representacin con PDL

PDL (PLD diseador Idioma del Plan) es tpico de los idiomas alto-nivelados usados
por la mayora de las PLD plan herramientas. Pueden entrarse en planes en ecuacin,
mesa de verdad, diagrama estatal, mesa estatal, y otras formas del behavioral. Como
ilustrado por el ejemplo en Fig. 5.37, un archivo de PDL incluye una seccin del
ttulo que proporciona una descripcin verbal del plan una seccin de definicin de
macro optativa que permite representaciones simblicas de funciones y expresiones
y una seccin de definicin de funcin que contiene entrada y salidas las
declaraciones sealadas y las ecuaciones de la lgica, mesas de verdad, y/o las
descripciones de la mquina estatales que describen la funcin a ser comprendida.
Nota que pueden usarse comentarios a lo largo del archivo del plan, cada principio
con citas dobles.

Entrada y Salidas las Declaraciones Sealadas

Cada plan tiene algn nmero de entradas externas y salidass y, en algunos casos, las
lneas del input/output bidireccionales. En un archivo de PDL estos signos se
definen, o declar, prior a listar la descripcin funcional del plan. En dispositivos de
la lgica programables, pueden dedicarse o entradas externas la entrada fija o resto
Y/O lnea cuyos chferes del salidas son invlidos. Los ejemplos siguientes ilustran
varios entrada y salidas los formatos de la declaracin sealados.
INPUT x, y, [I3..I0];

dedicated inputs:

OUTPUT x, [c3..c0];

combinational outputs

OUTPUT x, y, ENABLED_BY oe;

2combinational outputs with

tristate drivers

BIPUT x1, x2 ENABLED_BY oe;

I/O line

En estos ejemplos, note eso numerado secuencialmente pueden definirse signos

usando anotacin del rango. Por ejemplo, Uc3.. CO] representa los cuatro sealan
c3, c2,cl, y c0. El HABILITAR-POR keyword chfer del tristate asociado con un
salidas indica y define el signo del mando para el chfer. El keyword HABILITARPOR pueda l us o omiti como necesit emparejar los salidass reales de un
dispositivo de la lgica particular.

==============================
Header Section
==============================
TITLE

Schematic.vpt ;

ENGINEER

Joe E. Student ;

COMPANY

State University ;

PROJECT

EE401 Homework Project ;

REVISION

1.0 ;

COMMENT

One-bit full adder circuit ;

==============================
Macro Defin ition Section
==============================
MACRO

AND2(i0, i1)

(i0 * i1) ;

MACRO

OR3(i0, i1, i2)

(i0 + i1 + i2) ;

MACRO

XOR(i0, i1)

(i0 (+) i1) ;

==============================
Function Definition Section
==============================
FUNCTION

schematic ;

Declare external input and output signals

INPUT

A, B, CIN ;

OUTPUT

COUT, S ;

Instantiate three AND gates

MACRO

N$11 AND2 (A, B) ;

MACRO

N$12 AND2 (A, CIN) ;

MACRO

N$13 AND2 (B, CIN) ;

Instantiate one OR gate

MACRO

COUT OR3 (N$11, N$ 12, N$13) ;

Instantiate two XOR gates

MACRO

N$14 XOR (A, B) ;

MACRO

XOR (N$14, CIN) ;

END scematic ;

Figura 5.37
Descripcin generada por el esquemtico del PDL de un sumador completo de 1-bit
S.EQN

= CIN*/B*/A
+ /CIN*B*/A

COUT.EQN

+ /CIN*/B*A

Figura 5.38

+CIN*B*A; (4 trminos)

Ecuaciones de un PDL para un

sumador completo de 1-bit

= A*CIN
+ B*CIN

generado por el compilador del

+ B*A; (3 trmino s)

PDL.

Mesa 5.5 IDIOMA de PDL los OPERADORES LGICOS

Smbolo

Funcionamiento lgico

Ejemplo

NOT

/a

/*

NAND

/*

/+

NOR

/+

AND

OR

(+)

XOR

(+) b

/(+)

XNOR

/(+) b

[+]

Hardware XOR

[+] b

Ecuaciones de la lgica

Se expresan ecuaciones de la lgica exactamente en PDL cuando ellos se escribiran

en papel. Los PDL lgica operadores disponibles se listan en Mesa 5.5 en orden de
anterioridad descendente. Los parntesis tambin pueden usarse como necesit.
Figura 5.39a muestras las ecuaciones de la lgica de 1 circuito de lleno-sumadora de
-pedazo, cuando en ellos se entraran en PDL.
Pueden expresarse ecuaciones en PDL en cualquier formato y pueden irse de SOPA
simple o expresiones de POS a las expresiones multi-niveladas complejas. Cuando
un plan se compila, todas las ecuaciones se convierten a la forma de SOPA dosnivelada necesit encajar las series de ANDIOR de PAL y dispositivos de PLA. Por
ejemplo, Fig. 5.39b muestras el salidas del recopilador de PDL para las ecuaciones
de la sumadora llenas de Fig. 5.39a.
Figura 5.39
Para ayudar en ecuaciones de la lgica en vas de desarrollo y trazndolos hacia un
dispositivo particular, cualquier entrada, salidas, o biput (input/output bidireccional)
la lnea puede definirse como activo bajo. Para los salidass de dispositivo de lgica
con invertir a chferes, es a menudo conveniente definir el salidas como activo bajo.
Por ejemplo, Fig. 5.40 ilustran representaciones mltiples de la misma expresin
cambiando.
x = ab + cd = (a + b)(c + d )
Figura 5.40
La forma de Fig. 5.40a dirigiran al recopilador para transformar la expresin a la
forma de SOPA simple por el teorema de De Morgan y produciran el circuito de
ANI)/OR de Fig. 5.40b. lf el dispositivo de la lgica designado tiene un chofer
invirtiendo en el salidas, la forma de Fig., 5.40c dirigiran al recopilador para usar el

Y/O forma para formar el ab de expresin de SOPA + el cd y asume que un chfer

del salidas lo invertir, como mostrado en Fig. 5.40d. Un signo tambin puede
designarse como activo bajo dentro de una declaracin de la asignacin sealada,
como ilustrado por Fig. 5.40e que producen el mismo resultado como la inscripcin
en Fig. 5.40c.
Macros
Un macro es un mecanismo por representar funciones que sern usadas
repetidamente simblicamente, como las expresiones cambiando comprendidas por
varias compuertas de la lgica, y por asignar smbolos para reemplazar varios
modelos para mejorar la legibilidad de una descripcin de PDL. Cada caso de un
macro es reemplazado por su definicin durante la recopilacin de un plan, con
cualquier parmetro formal reemplazado por valores reales. El formato de una
definicin del macro es lo siguiente:
Macr del MACRO o-nombre [(parmetros)] el texto;
La inscripcin de Fig. 5.37 contienen tres definiciones del macro, cada uno que
describe uno de los elementos del circuito en el diagrama esquemtico de Fig. 5.36.
Por ejemplo, el dos-entrada Y la verja se define por

MACRO AND2(i0,i1) (i0 * i1) ;

Funcin AND2 definiendo para ser el Y de dos copiadoras i0 y i1. Tres copias del
AND2 macro son instantiated en la descripcin funcional de la sumadora llena.

MACRO N$11 AND2(A, B) ;

MACRO N$12 AND2(A, CIN) ;

MACRO N$13 AND2(A, CIN) ;

stos definen tres 2-input Y compuertas a cuyas expresiones de la lgica

equivalentes extienden
N$11 = A * B ;
N$12 = A * CIN ;
N$13 = A * CIN ;

El OR y compuertas de XOR usaron en Fig. 5.36 son describe igualmente por

definiciones del macro que son entonces instantiated y extendieron en la seccin de
definicin de funcin y crean compuertas de la lgica C 0 U T, N$14, y S cuyas
entradas son manejadas por las entradas del circuito y por los salidass de Y
compuertas N$1 1, N$12, y se ilustran N$13.This en Fig. 5.38 que muestran las
ecuaciones extendidas generaron del PDL que lista de Fig. 5.37
Mesas de verdad
Como describe en Captulo 2, una mesa de verdad lista todo las combinaciones de
las variables de la entrada de una funcin de la lgica y el valor de la funcin para
cada combinacin. Para ahorrar tiempo, se listan a menudo funciones mltiples en la
misma mesa de verdad. Por ejemplo, la mesa de verdad de la sumadora llena de Fig.
se listan 5.39a en Fig. 5.41a.

TRUHT TALBE
a, b, cin :: cout s;
a

cin cout

0, 0, 0, :: 0, 0,

0, 0, 1, :: 0, 1,

0, 1, 0, :: 0, 1,

0, 1, 1, :: 1, 0,

1, 0, 0, :: 0, 1,

1, 0, 1, :: 1, 0,

1, 1, 0, :: 1, 0,

1, 1, 1, :: 1, 1,

END;

(a)

(b)

Figura 5.41 mesa de verdad de sumadora Llena.

(a) Truth table. (b) PDL truth table format.
La descripcin de PDL de la mesa de verdad de lleno-sumadora se muestra en Fig.
5.41b.The primero la lnea define la entrada y variables del salidas, separado por un
colon doble (::). En cada lnea subsecuente, una entrada que la combinacin
inconstante se lista, seguido por un colon doble y entonces los valores del salidas
correspondientes.
los lf necesitaron, un no condiciona se designa en la mesa de verdad por un x y un
valor de impedancia alto por un Z. Los valores del salidas tambin pueden ser
reemplazados por expresiones de la lgica de las variables de la entrada.
5.6.2.

Procesando un PDL Plan Archivo

Despus de una descripcin de PDL de un plan se ha preparado, el recopilador de
PDL se invoca traducir y reducir el plan. Esto involucra varios pasos. Para una
descripcin del behavioral, como una mesa de verdad, una mesa estatal, o otra
descripcin de la mquina estatal, el recopilador sintetiza la mquina primero

convirtiendo la descripcin de la mquina estatal a las ecuaciones de la lgica para

todos los salidass y entradas de excitacin de capirotazo-fracaso. Una vez el plan
est en forma de ecuacin de lgica, las ecuaciones se simplifican para dos-nivelar
forma de SOPA que puede l traz hacia la serie de ANDIOR de un PAL
seleccionado o dispositivo de PLA.
En el proceso de simplificar ecuaciones, las ecuaciones son minimizadas por uno de
cuatro opciones que pueden que l especificado por el usuario. El primero es no
hacer ninguna reduccin en absoluto, pero para dejar las ecuaciones simplemente en
formato de SOPA. Las segundas opciones para aplicar el algoritmo del EXPRS que
reduce las ecuaciones rpidamente y con uso de memoria pequeo, pero sin
necesariamente producir una solucin ptima. La tercera opcin es usar el algoritmo
del EXPRS con algunas de las tcnicas de Quine-McCIuskey aplic para derivar
una tapa mejor. Las cuartas opciones para usar el mtodo de Quine-McCIuskey lleno
que produce una solucin ptima pero al gasto de tiempo del cmputo ms largo y
ms uso de memoria.
Por ejemplo, de la mesa de verdad de Fig. 5.41, el recopilador de PDL gener las
ecuaciones de la lgica cedidas Fig. 5.42 que usan el algoritmo del exprs para el
minimization.
COUT.EQN

= A*CIN
+ B*CIN
+ B'A ; "(3 terms)

S.EQN

= CIN*/B*/A
+ /CIN*B*/A

Figura 5.42 excitacin Reducida

+ /CIN*/B* A

y ecuaciones del salidas para

+ CIN'B*A; "(4 terms)

una sumadora llena.

Despus de que un plan se ha compilado, el prximo paso es verificar su correctoness usando simulacin funcional. El idioma de PDL permite vectores de la prueba y
la simulacin controla para ser especificada dentro del archivo del plan, para que la

recopilacin puede ser seguida inmediatamente por simulacin con la herramienta de

PLDsim del sistema de PLDsynthesis. Cuando la sntesis de PLD se integra en otro
ambiente del plan, como la Gua Armazn de Halcn de Grficos, que tambin
pueden usarse otros simuladores, como la Gua Graphics QuickSim II simulador de
la lgica. El lector se enva a [71 para los detalles extensos en la simulacin dentro
del diseador de PLD y ambientes de Armazn de Halcn.
El prximo paso en el proceso est trazando las ecuaciones reducidas hacia un
dispositivo seleccionado. El PLD diseador sistema incluye una biblioteca de
dispositivos de los que esos dispositivos pueden seleccionarse que mejor encaj un
plan mientras encontrndose a cualquier usuario - especific criterio.
En sntesis de PLD, stos usuario-especificaron criterio, o el constreimiento valora,
incluya tipo del paquete, familia de la lgica, fabricante, temperatura tasando,
corriente del mximo, frecuencia del mximo, retraso del mximo, y precio del
componente. Cada constreimiento se asigna un factor del weighting para que la
seleccin de una lata del dispositivo que l hizo poniendo ms importancia en
aquellos los valores de constreimiento considerara muy crtica por el diseador.
El salidas del funcionamiento dispositivo-digno es un mapa del fusible que puede
transmitirse entonces a un programador del dispositivo para programar la astilla. En
algunos casos, puede proporcionarse informacin de la simulacin al programador
del dispositivo para permitirle a t ejercer el dispositivo y comparacin los
funcionamientos reales a los resultados simulados.