Creacin de cdigo divisor de frecuencia que permitir la funcin de reloj

Se crea el smbolo esquemtico y se implementa el bloque correspondiente

para la implementacin del reloj en el documento principal

Se utilizan Flip-Flop para la divisin de frecuencias para el contador con sus

respectivas salidas

Se crea el smbolo esquemtico

Se crea el archivo vhd con el lenguaje de programacin correspondiente para la

visualizacin en los displays de 7 segmentos

Creamos el smbolo esquemtico correspondiente al cdigo vhdl los montajes

finales
Configuramos las etiquetas de salidas y entradas y se prosigue en la
implementacin en la fpga

Implementacin