UNIVERSIDAD POLITCNICA SALESIANA

CIRCUITOS DIGITALES AVANZADOS

Taller 6
Aplicacin de un Dlatch
Nombre:
Nivel:
Fecha:

Giovanny Vergara
David Basantes
7G1
28/06/2016

Entidad (Top Module)

Compuerta AND

Dlatch

El clk es un selector asincrnico que nos permite escoger el estado lgico de Q, solamente cuando nuestra
entrada clk es 1, este dato lo vamos a obtener de la compuerta and.
Dlatch_en
entity Dlatch_en is
Port ( Dex : in STD_LOGIC;
Clkex : in STD_LOGIC;
En : in STD_LOGIC;
Qout : out STD_LOGIC);
end Dlatch_en;
architecture Behavioral of Dlatch_en is
signal Clkin : std_logic;
COMPONENT AND2
PORT(
a : IN std_logic;
b : IN std_logic;
c : OUT std_logic
);
END COMPONENT;
COMPONENT Dlatch
PORT(
d : IN std_logic;
clk : IN std_logic;
Q : OUT std_logic
);
END COMPONENT;
begin
Inst_AND2: AND2 PORT MAP(
a => Clkex,
b => En,
c => Clkin
);
Inst_Dlatch: Dlatch PORT MAP(
d => Dex,
clk => Clkin,
Q => Qout
);
end Behavioral;

Tb_Delatch_en

Dex<='0';
Clkex<='0';
En<='0';
wait for 10 ns;
Dex<='1';
Clkex<='0';
En<='0';
wait for 10 ns;
Dex<='0';
Clkex<='1';
En<='0';
wait for 10 ns;
Dex<='1';
Clkex<='1';
En<='0';
wait for 10 ns;
Dex<='0';
Clkex<='0';
En<='1';
wait for 10 ns;
Dex<='1';
Clkex<='0';
En<='1';
wait for 10 ns;
Dex<='0';
Clkex<='1';
En<='1';
wait for 10 ns;
Dex<='1';
Clkex<='1';
En<='1';
wait for 10 ns;
wait;
end process;
END;

Tb_Dlatch_en (simulacin)

Aqu podemos visualizar que

cuando la compuerta AND
tiene una salida de 1, es
decir
Clkex=1 and en=1;
obtendremos Q igual a Dex,
es decir si:
Dex=0 entonces Q=0;
Dex=1 entonces Q=1;