M5. Sistema de Entrada - Salida

Sistema de
entrada/salida
Miquel Albert Orenga
Gerard Enrique Manonellas
PID_00177074
CC-BY-SA PID_00177074
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Sistema de entrada/salida
ndice
Introduccin...............................................................................................
Objetivos.......................................................................................................
1.
Aspectos bsicos del E/S...................................................................

1.1.
1.2.
2.
3.
1.1.1.
Perifricos .......................................................................
11
1.1.2.
Mdulos de E/S ..............................................................
12
1.1.3.
Sistemas de interconexin externos ..............................
16
1.1.4.
Mapa de memoria e instrucciones de E/S ......................
17
Operacin de E/S .........................................................................
19
1.2.1.
Programacin de la operacin de E/S ............................
20
1.2.2.
Transferencia de datos ...................................................
21
1.2.3.
Finalizacin de la operacin de E/S ...............................
23
Gestin de mltiples dispositivos ...............................................
23
1.4.
Tcnicas de E/S ............................................................................
24
E/S programada.................................................................................
26
2.1.
Gestin de mltiples dispositivos ...............................................
27
E/S con interrupciones.....................................................................
29
3.1.
Gestin de una interrupcin con un nico mdulo de E/S ........
31
3.2.
Gestin de interrupciones con mltiples mdulos de E/S ..........
38
3.3.
Sistema con una nica lnea de peticin de interrupcin ..........
38
3.4.
Sistema con una lnea de peticin de interrupcin y una

lnea de reconocimiento con encadenamiento ..........................
40
3.4.1.
41
Interrupciones vectorizadas ...........................................
Sistema con lneas independientes de peticin de

interrupciones y de reconocimiento ...........................................
43
Sistema con controladores de interrupciones .............................
47
E/S con acceso directo a memoria................................................
50
4.1.
Acceso concurrente a memoria ...................................................
50
4.2.
Operacin de E/S con acceso directo a memoria ........................
52
4.3.
Controladores de DMA ...............................................................
52
4.3.1.
Formas de conexin de los controladores de DMA .......
54
4.3.2.
Operacin de E/S mediante un controlador de DMA ....
56
4.4.
Controlador de DMA en modo rfaga ........................................
58
4.5.
Canales de E/S .............................................................................
59
Comparacin de las tcnicas de E/S.............................................
60
3.6.
5.
10
1.3.
3.5.
4.
Estructura del sistema de E/S del computador ............................
Resumen.......................................................................................................
68
Introduccin
Todo computador necesita llevar a cabo intercambio de informacin con personas u otros computadores mediante unos dispositivos que denominamos
de manera genrica dispositivosperifricos. Para hacer una operacin de E/
S entre el computador y un perifrico, es necesario conectar estos dispositivos
al computador y gestionar de manera efectiva la transferencia de datos. Para
hacerlo, el computador dispone del sistemadeentrada/salida(E/S).
Este sistema de E/S es la interfaz que tiene el computador con el exterior y el
objetivo que tiene es facilitar las operaciones de E/S entre los perifricos y la
memoria o los registrosdelprocesador. Para gestionar las operaciones de E/
S es necesario un hardware y la ayuda de un software.
Dada la gran variedad de perifricos, es necesario dedicar un hardware y un

software especficos para cada uno. Por este motivo se ha intentado normalizar
la interconexin de los perifricos y el computador mediante lo que se denomina mdulosdeE/S o controladoresdeE/S. Eso nos permite tener, por una
parte, una conexin, entre el mdulo de E/S y el perifrico, especfica y con
unas caractersticas propias que difcilmente se pueden generalizar para utilizarlas en otros dispositivos y, por otra parte, una conexin entre los mdulos
de E/S y el computador comn a todos los controladores, pero estos mdulos,
adems de permitir la conexin de los perifricos al computador, disponen de
la lgica necesaria para tener cierta capacidad de procesamiento y gestionar
las transferencias de informacin.
Hay que tener presente que la gestin global del sistema de E/S de un computador la hace el sistema operativo (SO). Las tcnicas para controlar este sistema de E/S las utiliza el SO y el programador cuando quieren acceder al perifrico, pero en las mquinas actuales, a causa de la complejidad de controlar
y gestionar los perifricos, el acceso se lleva a cabo generalmente mediante
llamadas al SO, que es quien gestiona la transferencia. El conjunto de rutinas
que permiten controlar un determinar perifrico es lo que denominamos habitualmente programascontroladores o drivers y cuando el SO quiere hacer
una operacin de E/S con un perifrico llama a una de estas rutinas.
Este mdulo se centra en el estudio del sistema de E/S y hablaremos de las
principales tcnicas utilizadas y de qu caractersticas debe tener el hardware y
el software necesario para gestionar las diferentes maneras de realizar la transferencia de informacin entre el computador y el perifrico.
Objetivos
Con el estudio de este mdulo se pretende que el estudiante alcance los objetivos siguientes:
1. Conocer los aspectos bsicos del sistema de E/S de un computador.

2. Aprender las tcnicas bsicas de E/S.
3. Entender las ventajas de cada una de estas tcnicas para mejorar el rendimiento del computador.
4. Tener unos conocimientos bsicos de los tipos de dispositivos que podemos conectar al computador y cmo se comunican con el procesador mediante el sistema de E/S.
1. Aspectos bsicos del E/S
Cuando hablamos de E/S de informacin entre un computador y un

perifrico lo hacemos siempre desde el punto de vista del computador.
As, decimos que es una transferenciadeentrada cuando el perifrico
es el emisor de la informacin y tiene como receptor el computador
(procesador o memoria) y decimos que es una transferenciadesalida
cuando el computador es el emisor de la informacin y tiene como receptor el perifrico.
De manera ms concreta, toda operacin de E/S que se lleva a cabo entre el

computador y un perifrico es solicitada y gobernada desde el procesador, es
decir, es el procesador quien determina en qu momento se debe hacer y con
qu perifrico, si la operacin es de lectura o escritura, qu datos se han de
transferir, y tambin quin da la operacin por acabada.
Para llevar a cabo la operacin de E/S, hemos de conectar el perifrico al
computador. Para hacerlo, es necesario que el computador disponga de unos
dispositivos intermedios por donde ha de pasar toda la informacin que intercambia el computador con el perifrico y que nos permite hacer una gestin
y un control correctos de la transferencia. Estos dispositivos los llamamos de
manera genrica mdulodeE/S.
Puede parecer lgico conectar el perifrico directamente al bus del sistema del
computador, pero esta opcin no es factible bsicamente por dos razones:
La necesidad de gestionar una gran variedad de perifricos con unas caractersticas muy especficas y diferenciadas. Esto hace muy complejo aadir
10
la lgica necesaria dentro del procesador para gestionar esta gran diversidad de dispositivos.
La diferencia de velocidad entre s, en la que, salvo casos excepcionales, el

procesador es mucho ms rpido que el perifrico. Por un lado, hay que
asegurar que no se pierdan datos y, por otro, garantizar principalmente
la mxima eficiencia del procesador, pero tambin de los otros elementos
del computador.
As pues, para hacer una operacin de E/S, el mdulo de E/S nos debe permitir
establecer, por una parte, mecanismosdecontrol para determinar el inicio y
el final de la operacin de E/S, la cantidad de informacin que hay que transmitir, la deteccin de errores, etc., y, por otra parte, mecanismosparahacer
latransferenciadedatos considerando aspectos como la manera de dirigir
el perifrico, la conversin serie/paralela de la informacin, la conversin de
cdigos, la sincronizacin, etc. Estos mecanismos se reparten entre la unidad
de control del procesador, el mdulo de E/S y los programas de E/S.
Cuando queremos hacer la operacin de E/S, hemos de diferenciar el caso de
una transferencia individual, en la que se transmite un solo dato y el control de
la transferencia es muy simple (leer una tecla, mirar si se ha hecho un clic en el
ratn), y la transferencia de bloques, que se basa en una serie de transferencias
individuales y en la que se necesita un control mayor de todo el proceso (leer
un fichero, actualizar el contenido de la pantalla).
Otro aspecto importante que hay que considerar, dado que podemos tener
conectados al computador una gran variedad de perifricos, es que si se desencadenan operaciones de E/S de manera simultnea, el sistema de E/S del
computador debe disponer de los mecanismos necesarios para gestionarlas sin
que se pierdan datos.
1.1. Estructura del sistema de E/S del computador
Los elementos principales que forman el sistema de E/S son los siguientes:
los perifricos,
los mdulos de E/S,
los sistemas de interconexin externos y
el mapa de memoria e instrucciones de E/S.
A continuacin haremos una breve descripcin de estos elementos y de cmo

interactan entre s.
11
1.1.1. Perifricos
Los perifricos son dispositivos que se conectan al computador mediante los mdulos de E/S y que sirven para almacenar informacin o para
llevar a cabo un tipo determinado de comunicacin con el exterior con
humanos, con mquinas o con otros computadores.
La clasificacin ms habitual es la siguiente:
Para la interaccin con humanos:
Entrada.
Salida.
Para la interaccin con otros computadores o sistemas fsicos (en los que
las operaciones que se hacen son generalmente de E/S):
Almacenamiento.
Comunicacin.
En un perifrico distinguimos habitualmente dos partes: una parte mecnica y una parte electrnica. La parte mecnica hace funcionar los elementos
principales que forman el perifrico, como el motor para hacer girar un disco
o mover el cabezal de una impresora, el botn de un ratn o el lser de un
dispositivo ptico. La parte electrnica nos permite, por una parte, generar
las seales elctricas para gestionar los elementos mecnicos y, por otra parte,
hacer la conversin de los datos provenientes del computador a seales elctricas o al revs.
La conexin fsica entre un perifrico y el computador se lleva a cabo mediante lo que denominamos sistema de interconexin de E/S. Este sistema de
interconexin de E/S nos permite hacer la gestin de las seales de control,
de estado y de datos necesarias para llevar a cabo una transferencia de informacin que, como veremos ms adelante, es gestionada desde el mdulo de
E/S del computador.
En este mdulo nos centraremos en analizar la transferencia de informacin
entre un perifrico y el computador mediante los mdulos de E/S.
Nota
En este mdulo no analizaremos la estructura y el funcionamiento del perifrico; habr
suficiente con ver el perifrico como un elemento capaz de enviar o recibir una determinada cantidad de informacin, a una determinada velocidad, mediante el sistema de
interconexin de E/S. No analizaremos tampoco las caractersticas tcnicas que permiten
al perifrico tener estas prestaciones.
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La cantidad de informacin que puede enviar o recibir el perifrico por

unidad de tiempo la denominamos velocidaddetransferencia y generalmente se expresa en bits o bytes por segundo.
La velocidad de transferencia puede ir de unos pocos bits por segundo a gigabytes por segundo, pero hemos de tener presente que un computador puede
llegar a trabajar a velocidades bastante superiores y hemos de garantizar que
durante una transferencia no se pierdan datos.
1.1.2. Mdulos de E/S
Un mdulo de E/S es un controlador de uno o varios perifricos que

establece una interfaz entre el perifrico y el computador (procesador y
memoria) para facilitar la comunicacin entre el uno y el otro de manera
que buena parte de los detalles tcnicos del perifrico queden ocultos
al resto del computador.
Del mdulo de E/S distinguimos tres partes bsicas:

1) Una interfaz interna normalizada con el resto del computador mediante el
bus de sistema que nos da acceso al banco de registros del mdulo de E/S.
2) Una interfaz externa especfica para el perifrico que controla. Habitualmente la conexin con el perifrico se realiza mediante un sistema de interconexin normalizado de E/S.
3) La lgica necesaria para gestionar el mdulo de E/S. Es responsable del paso
de informacin entre la interfaz interna y externa.
En la siguiente figura podis ver el esquema general de un mdulo de E/S.
Nota
La complejidad de un mdulo de E/S puede variar mucho.
Por este motivo, aqu haremos
una descripcin general de las
partes y caractersticas bsicas ms importantes. Veremos
otras caractersticas ms especficas cuando analicemos las
diferentes tcnicas de E/S.
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La forma de comunicacin entre el mdulo de E/S y el perifrico es especfica

para cada perifrico. Lgicamente, depende de las caractersticas del perifrico
que queremos controlar, pero tambin del sistema de interconexin utilizado
para comunicarse. Esta conexin tiene habitualmente unas especificaciones
normalizadas y adaptadas al tipo de transferencia que se debe realizar y lo denominamos sistemadeinterconexindeE/S. Esto hace que la interfaz externa tenga unas caractersticas propias que difcilmente se pueden generalizar.
Cuando un mdulo de E/S gestiona ms de un perifrico, hay dos configuraciones bsicas, la conexin punto a punto y la multipunto, aunque las configuraciones que encontramos en mquinas reales son muy variadas. En la conexin punto a punto el mdulo de E/S gestiona la comunicacin con cada
perifrico individualmente; no es un bus de E/S, pero s que tiene unas especificaciones normalizadas de la conexin, de manera parecida a las de un bus
normalizado de E/S. En la conexin multipunto el mdulo de E/S gestiona la
comunicacin con los perifricos mediante un bus normalizado de E/S y hay
que aadir la lgica para acceder al bus.
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Conexin punto a punto entre el mdulo de E/S y el perifrico
Conexin multipunto entre el mdulo de E/S y el perifrico
La comunicacin entre los mdulos de E/S y el computador es siempre la misma para todos los mdulos. Esta comunicacin se establece mediante el bus
del sistema, de modo que el procesador ve el mdulo de E/S como un espacio
de memoria, pero estas direcciones, fsicamente, corresponden (estn mapeadas) a cada uno de los registros que tiene el mdulo de E/S del computador
y se denominan habitualmente puertosdeE/S. De esta manera conseguimos
que la comunicacin entre el computador y el mdulo de E/S se lleve a cabo
mediante instrucciones de transferencia para leer y escribir en sus registros, de
una manera muy parecida a como hacemos para acceder a la memoria.
15
Estos registros se pueden agrupar segn el tipo de seales o el tipo de informacin que necesitamos para hacer una gestin correcta del perifrico:
Registros de control.
Registros de estado.
Registros de datos.
Para gestionar la comunicacin entre el procesador y el mdulo de E/S son

necesarios diferentes tipos de seales.
Las sealesdecontrol las utilizamos generalmente para dar rdenes al mdulo de E/S, como empezar o parar una transferencia, seleccionar modos de
operacin del perifrico o indicar acciones concretas que debe hacer el perifrico, como comprobar si est disponible. Estas seales se pueden recibir directamente de las lneas de control del bus del sistema o de las lneas de datos del
bus del sistema y se almacenan en el registro de control.
Las sealesdeestado nos dan informacin del estado del mdulo de E/S, como saber si el mdulo est disponible o est ocupado, si hay un dato preparado, si se ha acabado una operacin, si el perifrico est puesto en marcha o
parado, qu operacin est haciendo, o si se ha producido algn error y qu
tipo de error. Estas seales se actualizan generalmente mediante la lgica del
mdulo de E/S y se almacenan en el registro de estado.
Los datos son la informacin que queremos intercambiar entre el mdulo
de E/S y el procesador mediante las lneas de datos del bus del sistema y se
almacenan en el registro de datos.
Las direcciones las pone el procesador en el bus de direcciones y el mdulo de
E/S debe ser capaz de reconocer estas direcciones (direcciones de los puertos de
E/S) correspondientes a los registros de este mdulo. Para saber si la direccin
corresponde a uno de los registros del mdulo utilizamos un descodificador.
Este descodificador puede formar parte del mdulo de E/S o de la misma lgica
del bus del sistema.
Hay que tener presente que un computador puede tener definidos diferentes
tipos de conexiones normalizadas entre el mdulo de E/S y el resto del computador. Tanto el mdulo de E/S como el computador se deben adaptar a estos
tipos de conexin, de modo que tenemos mdulos de E/S adaptados a las diferentes normas, y eso tiene implicaciones con respecto al hardware y a la manera de gestionar las operaciones de E/S, como veremos ms adelante cuando
analicemos las tcnicas bsicas de E/S.
16
1.1.3. Sistemas de interconexin externos
En un computador distinguimos dos tipos bsicos de sistemas de interconexin: los internos del computador, que nos permiten conectar el
procesador, la memoria y el sistema de E/S y que denominamos busdel
sistema, y los externos al computador, que nos permiten conectar el
sistema de E/S con los diferentes perifricos y que denominamos sistemasdeinterconexindeE/S o busesdeE/S.
Desde el punto de vista del sistema de E/S, el busdelsistema nos permite la

comunicacin entre los mdulos de E/S y el resto del computador. Este bus
tiene una estructura jerrquica formada por diferentes tipos de buses para aislar los elementos ms rpidos de los ms lentos y, de esta manera, mejorar las
prestaciones del sistema.
Los sistemasdeinterconexindeE/S o busesdeE/S nos permiten la comunicacin de los mdulos de E/S con los perifricos o dispositivos con suficiente autonoma para gestionar una operacin de E/S y los mdulos de E/S. Las
caractersticas de estos sistemas se adaptan al tipo de dispositivos que hemos
de conectar.
Fsicamente, un sistema de interconexin est formado por un conjunto de
hilos conductores o lneas que interconectan diferentes dispositivos. Por estas
lneas circulan seales elctricas que los dispositivos que tenemos conectados
pueden interpretar como seales binarias. Hay tres tipos de seales bsicas:
seales de datos, de direcciones y de control.
Las siguientes son las caractersticas principales de los sistemas de interconexin externos:
Anchodebanda: la cantidad mxima de informacin que podemos transmitir por unidad de tiempo. Se expresa en bits o bytes por segundo.
Serie/paralelo: en una interconexin paralela hay varias lneas que conectan el mdulo de E/S y el perifrico y pueden transmitir varios bits simultneamente mediante las lneas de datos. En una interconexin serie
solo hay una lnea para transmitir los datos y los bits se han de transmitir
uno a uno. Tradicionalmente las interconexiones de tipo serie eran para
dispositivos lentos y las de tipo paralelo, para dispositivos ms rpidos,
pero con las nuevas generaciones de sistemas de interconexin serie de
alta velocidad las paralelas cada vez son menos utilizadas.
Puntoapunto/multipunto: una interconexin punto a punto tiene un

enlace dedicado entre el mdulo de E/S y el perifrico. En una interconexin multipunto, que habitualmente se denomina bus de E/S y que dispone
17
de un enlace compartido entre diferentes perifricos y el mdulo de E/S,

el hecho de tener mltiples dispositivos conectados a un mismo conjunto
de lneas hace necesario establecer mecanismos para controlar el acceso.
Otras caractersticas tpicas de los buses de E/S son:
Mododeoperacinsncrono/asncrono/semisncrono: si el control de
los accesos al bus es controlado o no por un reloj.
Multiplexacindedatosydirecciones: si las lneas del bus estn dedicadas a datos y direcciones o si se comparten las mismas lneas para datos
y para direcciones.
Arbitraje centralizado y distribuido: es centralizado cuando un nico

rbitro o controlador determina quin tiene que acceder al bus en cada
momento y es distribuido cuando los dispositivos conectados al bus disponen de capacidad de controlar el acceso al bus.
Tiposdeoperacionesdelectura/escritura: diferentes maneras de hacer

las operaciones de lectura y escritura, como la transferencia de bloques o
la combinacin de operaciones de lectura y escritura.
Esquemadedireccionamiento: hay dos tipos bsicos: el direccionamiento

lgico, que es cuando el espacio de direccionamiento de memoria es comn a todos los dispositivos y cada uno dispone de un rango de direcciones nico y los dispositivos para descodificar la direccin para saber si esta direccin est dentro de su rango; el direccionamiento geogrfico, que es
cuando cada dispositivo tiene una direccin propia y se separa la identificacin del mdulo de la seleccin de la direccin dentro del mdulo.
1.1.4. Mapa de memoria e instrucciones de E/S

Tal como hemos explicado, el procesador ve el banco de registros del mdulo
de E/S como un espacio de memoria dirigible, de manera que cada registro del
mdulo de E/S tiene asociada (mapeada) una direccin nica. Veamos ahora
cmo hemos de acceder a estas direcciones, que denominamos puertosdeE/S.
Para identificar los registros del mdulo de E/S hay dos posibilidades:
1)MapacomndememoriayE/S. No hay distincin entre direcciones de
memoria y registros de E/S. Para acceder a los registros se utilizan descodificadores que se activan a partir de las lneas del bus de direcciones y se utilizan las
mismas seales de control (READ/WRITE) que se emplean para seleccionar la
Normalizacin de un bus
La normalizacin de un bus
consiste en dar una descripcin detallada y precisa de las
caractersticas que tiene a diferentes niveles. Los niveles principales son el mecnico (tamaos y conectores), el elctrico
(tipos de seales elctricas que
circulan por las lneas), el lgico (descripcin de todas las
seales: direcciones, datos y
control) y el cronograma (cul
es la secuencia de seales para hacer la transferencia de un
dato o de un bloque).
La normalizacin de un bus facilita la divulgacin y tambin
el diseo de los dispositivos
que hemos de conectar. Generalmente, la mayora de las
normalizaciones son definidas
por organismos internacionales. El ms conocido en el mbito de la electricidad y la electrnica es el IEEE.
18
memoria. Podemos acceder a los puertos de E/S con las mismas instrucciones
de transferencia que utilizamos para acceder a memoria (MOV y las variantes
que tiene).
Este sistema tiene la ventaja de que nos permite aprovechar el amplio conjunto de instrucciones del que dispone el procesador para acceder a memoria y
podemos hacer programas ms eficientes. La principal desventaja es que hemos de dedicar una parte del valioso espacio de memoria a las direcciones
de E/S y hay que ser cuidadosos con la cantidad de espacio asignado, ya que
este espacio va en detrimento del espacio de memoria disponible, pero cada
vez este problema es menos importante a causa del incremento del espacio de
memoria dirigible.
Ejemplo de mapa comn de memoria
En la siguiente figura tenis un ejemplo de conexin de una memoria de 232 direcciones
y 210 puertos de E/S utilizando un mapa comn y un mapa independiente de memoria
y E/S.
2)MapaindependientedeE/S. Hay distincin entre direcciones de memoria

y registros de E/S. Las lneas de direcciones se suelen compartir, pero hay que
aadir algunas lneas de control para distinguir si un acceso es a memoria o a
un puerto de E/S. Tambin son necesarias instrucciones especficas de E/S. Las
instrucciones utilizadas habitualmente son IN (para leer del puerto de E/S) y
OUT (para escribir en el puerto de E/S).
Este sistema tiene la ventaja de que la memoria dispone de todo el rango de
direcciones y la clara desventaja de que dispone de un reducido nmero de
instrucciones especficas de E/S que solo disponen de los modos de direccionamiento ms bsicos para acceder a los puertos de E/S.
19
Ejemplo de mapa independiente

En la siguiente figura tenis un ejemplo de conexin de una memoria de 232 direcciones
y 210 puertos de E/S utilizando un mapa independiente de memoria y E/S.
Una cuestin interesante que hay que considerar es que si utilizamos instrucciones especficas de E/S, el procesador puede saber en la fase de descodificacin de la instruccin que haremos una operacin de E/S. Esto hace ms fcil
la gestin de las seales de control para llevar a cabo esta operacin y tambin
hace ms fcil establecer un mecanismo de proteccin para controlar que estas instrucciones solo se puedan ejecutar en modo supervisor. Si no tenemos
instrucciones especficas de E/S, hasta que no se hace el acceso al puerto de E/S
(se descodifica la direccin), no podemos saber si aquel acceso se debe permitir
o no y eso complica la gestin.
1.2. Operacin de E/S
Para garantizar que una transferencia de datos se realiza con xito, es necesario definir una serie de pasos y establecer una serie de mecanismos que nos
permitan controlar en todo momento la operacin de E/S.
En el proceso global de una operacin de E/S distinguimos los pasos siguientes:
1) Programacin de la operacin de E/S.
2) Transferencia de un bloque. Transferencia de un dato (para cada dato del
bloque):
a) Sincronizacin.
b) Intercambio del dato.
3) Finalizacin de la operacin de E/S.
20
1.2.1. Programacin de la operacin de E/S
La programacin de la operacin de E/S es el proceso para indicar al

mdulo de E/S cmo se debe llevar a cabo la transferencia.
Esta programacin consiste en ejecutar un pequeo conjunto de instrucciones

que verifican si el perifrico est disponible para iniciar una transferencia de
datos, actualizan los registros del mdulo de E/S, principalmente los registros
21
de control para dar instrucciones al perifrico, y tambin nos puede servir para
inicializar las variables o registros que necesite el procesador para llevar a cabo
la transferencia de datos.
1.2.2. Transferencia de datos
La transferencia de datos es la fase donde se hace realmente la transferencia de
informacin entre el procesador y el mdulo de E/S y es la fase que veremos
con ms detalle analizando diferentes tcnicas.
De manera genrica, en la transferencia de cada dato dentro de un bloque
distinguimos dos fases principales: la sincronizacin y el intercambio. Estas
dos fases se repiten para cada dato del bloque.
La sincronizacin es donde se establece un mecanismo para conseguir que el
dispositivo ms rpido espere que el dispositivo ms lento est preparado para
llevar a cabo el intercambio del dato.
Este mecanismo nos garantiza que no se dejen datos sin procesar, pero la consecuencia es que la transferencia de datos se realiza a la velocidad del dispositivo ms lento.
Durante la fase de sincronizacin, el procesador (o el elemento que controle
la transferencia) debe ser capaz de detectar cundo est disponible el perifrico para hacer el intercambio de un dato. El mdulo debe informar de que el
perifrico est preparado.
Ejemplo del proceso de sincronizacin
Supongamos que el procesador enva diez datos (D0, D1, D2, D3, D4, D5, D6, D7, D8,
D9) a un perifrico. El procesador puede enviar un dato cada 2 ms y el perifrico tarda
5 ms en procesar cada dato.
Cuando no hay sincronizacin, observamos que hay datos que se pierden (D1, D3, D4,
D6, D8, D9). Cuando el perifrico quiere leer el dato siguiente, el procesador ya ha enviado nuevos y los anteriores se han perdido porque se han sobreescrito en el registro de
datos del mdulo de E/S. Con sincronizacin, el procesador se espera 3 ms (zona sombreada) y, cuando el perifrico est preparado, el procesador enva el nuevo dato. De esta
manera, no se pierde ningn dato, pero la transferencia se hace al ritmo que marca el
perifrico, que es el ms lento.
22
Memorias intermedias
Este problema se puede reducir utilizando una pequea memoria intermedia (generalmente denominada buffer) para almacenar temporalmente la entrada o salida de datos.
Pero si la diferencia de velocidad es grande o los bloques de datos son grandes, la nica
manera de garantizar que no se pierdan datos es tener un mecanismo de sincronizacin.
El intercambiodeldato es la fase en la que se enva realmente el dato. Sabiendo que tanto el emisor como el receptor estn preparados (se ha hecho
la sincronizacin), se verifica que el dato se ha recibido correctamente, se deja
todo preparado y se indica que ya se puede iniciar una nueva transferencia.
En una operacin de entrada (lectura), el perifrico enva el dato al mdulo de
E/S, que hace una verificacin para detectar posibles errores. Generalmente,
esta verificacin es una validacin muy simple, como verificar el bit de paridad, y deja el dato disponible para el procesador en el registro de datos del
mdulo de E/S para que el procesador lo pueda leer.
En una operacin de salida (escritura), el procesador escribe el dato en el registro de datos del mdulo de E/S y despus el mdulo de E/S lo enva al perifrico.
Veamos cmo sera una operacin de E/S en la que el procesador lee un dato
de un perifrico:
1) El procesador comprueba el estado del perifrico, lee el registro de estado
del mdulo de E/S y mira los bits que indican si el perifrico est disponible.
Puede ser necesario dar una orden accediendo al registro de control para que el
mdulo de E/S consulte el estado del perifrico y actualice el registro de estado.
2) Si el perifrico est disponible, el procesador solicita el dato enviando una
orden al mdulo de E/S. El procesador debe acceder al puerto que corresponde
al registro de control del mdulo de E/S para escribir en l y as indicar la
operacin que queremos que haga. Hemos programado la transferencia.
Acceso a los puertos de E/S
Recordad que para acceder a un puerto de E/S (registro de un mdulo de E/S), utilizamos
instrucciones de transferencia si el procesador tiene un mapa comn de memoria y E/
S e instrucciones especficas de E/S si el computador tiene un mapa independiente de
memoria y E/S.
En estas instrucciones debemos especificar la direccin de uno de los registros del mdulo de E/S donde tenemos conectado el perifrico con el que queremos llevar a cabo
la operacin de E/S.
El mdulo, por su parte, ha de ser capaz de reconocer esta direccin que el procesador
ha puesto en las lneas de direcciones del bus y leer el dato de las lneas de datos del
bus para actualizar el registro correspondiente si se trata de una operacin de escritura o
poner la informacin de este registro en las lneas de datos del bus si estamos haciendo
una operacin de lectura.
Nota
Hay que tener presente que
el proceso que aqu describimos puede variar ligeramente
dependiendo del tipo de perifrico con el que hacemos la
transferencia o de la tcnica de
E/S utilizada.
23
3) La lgica del mdulo se encarga de identificar la operacin que tiene que

hacer e inicia la transferencia con el perifrico, de manera que el perifrico deja
de estar disponible y cambia el estado a ocupado hasta que la transferencia se
finalice. Empieza la transferencia del dato con la sincronizacin.
4) El mdulo obtiene el dato del perifrico, lo guarda en el registro de datos
para que el procesador lo pueda leer y actualiza el registro de estado o avisa al
procesador para indicar que el dato est disponible, y consigue de esta manera
la sincronizacin con el procesador. Si ha habido errores al obtener el dato del
perifrico, tambin lo indica en el registro de estado. Mientras el mdulo de
E/S obtiene el dato del perifrico y valida la informacin, el procesador se ha
de esperar. Se acaba la sincronizacin y empieza el intercambio del dato.
5) Una vez el dato est preparado en el mdulo de E/S y el procesador est enterado de ello, el procesador obtiene el dato y se hace el intercambio del dato.
El procesador debe acceder al puerto correspondiente al registro de estado si
quiere validar que el dato recibido es correcto y al puerto correspondiente al
registro de datos para leer el dato. Se acaba el intercambio del dato.
6) Como solo se tiene que transferir un dato, se indica que el estado del perifrico es de disponible para hacer una nueva operacin de E/S. Se acaba la
operacin de E/S.
1.2.3. Finalizacin de la operacin de E/S
La finalizacin de la operacin de E/S es un proceso parecido a la programacin
de la operacin de E/S. Tambin consiste en ejecutar un pequeo conjunto de
instrucciones que actualizan los registros del mdulo de E/S, pero ahora para
indicar que se ha finalizado la transferencia y que el mdulo de E/S queda
disponible para atender a otra operacin de E/S. Tambin se puede consultar
el estado del mdulo de E/S para verificar que la transferencia se ha hecho
correctamente.
Hay que remarcar que tanto la programacin como la finalizacin de la operacin de E/S son tareas que siempre efecta el procesador, ya que es quien
solicita la operacin de E/S de informacin, y tienen realmente sentido cuando queremos enviar un bloque de datos y el mdulo de E/S tiene autonoma
para gestionar la transferencia. En cambio, no tienen tanto sentido para enviar
datos unitarios. La complejidad de este proceso depende de la complejidad del
perifrico y de la tcnica de E/S que utilizamos.
1.3. Gestin de mltiples dispositivos
Todos los computadores deben gestionar ms de un perifrico y estos pueden
trabajar al mismo tiempo; por ejemplo, estamos imprimiendo un documento
que tenemos guardado en el disco mientras escribimos un texto con el teclado que se muestra por pantalla. Por lo tanto, hemos de prever que nuestro
24
sistema de E/S pueda gestionar transferencias de E/S con dos o ms perifricos

simultneamente. Eso quiere decir que de manera simultnea dos o ms mdulos de E/S deben estar preparados para hacer la transferencia de datos con
el procesador, pero la transferencia no la podemos hacer al mismo tiempo.
Por este motivo, hemos de disponer de un sistema que, primero, nos permita
determinar cules son los mdulos a los que tenemos que atender (identificar
losmdulosdeE/S que estn preparados para la operacin de E/S) y, segundo, nos permita decidir a quin atendemos primero, teniendo en cuenta que
si ya atendemos a otro perifrico o hacemos otra tarea ms prioritaria no la
podemos interrumpir (establecerunapolticadeprioridades).
Tanto la identificacin del mdulo de E/S que est preparado para transferir
un dato como la manera de establecer una poltica de prioridades dependen
de la tcnica de E/S que utilicemos para gestionar las operaciones de E/S y lo
hemos de analizar con detalle en cada caso.
Las polticas de prioridades bsicas son:
Prioridadfija: cuando el procesador est preparado para atender una peticin, siempre empieza la consulta por el perifrico que tiene ms prioridad. El perifrico con ms prioridad siempre es atendido el primero. Si hay
muchas peticiones de perifricos prioritarios, los menos prioritarios puede
ser que hayan de esperar mucho tiempo para ser atendidos.
Prioridadrotativa: cuando el procesador est preparado para atender una

peticin, consulta al perifrico que hay a continuacin segn un nmero
de orden preestablecido. A los perifricos se les asigna un orden pero todos
tienen la misma prioridad.
Normalmente las polticas de prioridad se definen segn las necesidades de

cada dispositivo y las restricciones especficas que muchas veces impone el
sistema de E/S utilizado en un computador. Y se pueden utilizar diferentes
polticas de prioridades en un mismo sistema.
1.4. Tcnicas de E/S
Hemos visto de manera genrica cules son los pasos para hacer una operacin
de E/S. El primer paso y el ltimo, la programacin y la finalizacin de la
operacin de E/S, siempre son responsabilidad del procesador y la complejidad
que tienen depende en gran medida de las caractersticas del perifrico y del
sistema de interconexin de E/S que utilicemos, y no tanto, aunque tambin,
de la tcnica de E/S que utilicemos.
25
Por este motivo, en los apartados siguientes nos centraremos en la fase de

transferenciadeundato (sincronizacin e intercambio del dato). Analizaremos qu dispositivos nos permiten liberar o descargar al procesador de las diferentes tareas que se tienen que hacer en este proceso y distinguiremos las
tcnicas bsicas de E/S siguientes:
E/S programada.
E/S por interrupciones.
E/S por DMA.
Canales de E/S.
En la tabla que hay a continuacin vemos cmo quedan repartidas las responsabilidades en una transferencia de E/S segn la tcnica de E/S que utilicemos.
Programacin
Sincronizacin
Intercambio
Finalizacin
E/Sprogramada
Procesador
Procesador
Procesador
Procesador
E/Sporinterrupciones
Procesador
Mdulo de E/S
Procesador
Procesador
E/SporDMA
Procesador
DMA
DMA bloquea el procesador
Procesador
CanalesdeE/S
Procesador/Canal de E/S
Canal de E/S
Canal de E/S bloquea el procesador
Procesador
26
2. E/S programada
Para hacer la operacin de E/S entre el procesador y el mdulo de E/S, el procesador ejecuta un programa que controla toda la operacin de E/S (programacin, transferencia de datos y finalizacin).
A continuacin, analizamos con ms detalle la transferencia de un dato:
1)Sincronizacin. Durante la sincronizacin, el procesador, como responsable de la transferencia, ejecuta un programa que mira constantemente el estado del perifrico consultando el registro de estado del mdulo de E/S. Este
programa tiene un bucle que se ejecuta continuamente hasta que detecta el
cambio de estado e indica que el perifrico est preparado. Este mtodo de
sincronizacin se denomina sincronizacinporencuesta o esperaactiva.
Mientras se lleva a cabo la sincronizacin, el procesador est dedicado al cien
por cien a esta tarea y, por lo tanto, no puede atender a otros procesos o aplicaciones. Si esta espera es muy larga, puede degradar el nivel de prestaciones
de todo el sistema. Por lo tanto, es recomendable que las transferencias hechas
utilizando esta tcnica sean cortas y rpidas.
2)Intercambiodeldato. Durante el intercambio del dato, si es una operacin
de lectura (entrada), el procesador lee el registro de datos del mdulo de E/
S para recoger el dato enviado por el perifrico, y lo guarda en memoria; si
es una operacin de escritura (salida), el procesador toma de la memoria el
dato que queremos enviar al perifrico y lo escribe en el registro de datos del
mdulo de E/S.
27
Programa para atender a un perifrico utilizando E/S programada

Queremos enviar un dato (escritura) a un perifrico controlado por un mdulo de E/S que
tiene mapeados los registros de control, de estado y de datos en las direcciones 0120h,
0124h, 0128h, respectivamente.
SINCRO:
INTERCAMBIO:
IN
R0,[0000 0124h]
0000 0124h: direccin del registro de estado del

mdulo de E/S. Leemos el estado y lo guardamos
en R0.
AND
R0, 00000004h
00000004h es una mscara para mirar el bit 3 del

registro R0; en este caso es el bit que indica si el
perifrico est disponible para hacer la transferencia de datos.
JE
SINCRO
Si el bit 3 est a cero, volvemos a SINCRO: y continuamos esperando hasta que el perifrico est preparado para recibir el dato y el mdulo active este
bit; si vale 1, continuamos y vamos a INTERCAMBIO: para hacer el intercambio del dato.
MOV
R1, [Dato]
Tomamos el dato que queremos enviar al perifrico

y lo ponemos en el registro R1.
OUT
[0000 0128h], R1
Copiamos el dato que tenemos en el registro R1

en el registro de datos del mdulo de E/S (0000
0128h) para que este lo enve al perifrico.
RET
Devolvemos el control al programa que ha llamado

a esta rutina para hacer la operacin de E/S.
Tanto este ejemplo como la descripcin del proceso de sincronizacin y transferencia de datos se ha hecho siguiendo un modelo simplificado de operacin
de E/S. Hay que tener presente que para programar una rutina que lleve a cabo
una operacin de E/S con un perifrico concreto hay que conocer las direcciones de los puertos de E/S asociadas a los registros del mdulo de E/S que
gestiona este perifrico y el significado o la utilidad de cada uno de los bits.
Dada la gran variedad de perifricos y su creciente complejidad, interpretar
toda esta informacin es una tarea bastante complicada y generalmente son
los propios fabricantes quienes desarrollan estas rutinas.
2.1. Gestin de mltiples dispositivos
No es habitual gestionar operaciones de E/S con mltiples dispositivos utilizando E/S programada. En caso de ser necesario, hay que tener presente que
durante la sincronizacin se debe realizar la encuesta de todos los perifricos
implicados estableciendo una poltica de prioridades implementada en forma
de programa durante la sincronizacin. Este sistema de identificar qu perifrico necesita ser atendido se denomina encuesta o polling.
28
En el momento en el que se detecta que uno de los perifricos est preparado

llamamos a una subrutina para hacer el intercambio del dato y volvemos al
bucle de sincronizacin para seguir haciendo la encuesta segn la poltica de
prioridades implementada hasta que se hayan acabado todas las operaciones
de E/S que estn programadas.
29
3. E/S con interrupciones
En este apartado veremos el E/S por interrupciones. Esta tcnica de E/S pretende evitar que el procesador tenga que estar parado o haciendo trabajo improductivo mientras espera a que el perifrico est preparado para hacer una
nueva operacin de E/S y pueda aprovechar este tiempo para ejecutar otros
programas.
Utilizando la tcnica de E/S por interrupciones se descarga al mdulo

de E/S de la responsabilidad de llevar a cabo la sincronizacin entre el
perifrico y el procesador.
Para utilizar esta tcnica de E/S en un computador, es necesario considerar

tanto aspectos del software como del hardware.
Como parte del hardware, es necesario que el computador disponga de una
lnea especial que tiene que formar parte del conjunto de lneas de control del
bus del sistema y que denominamos lneadepeticindeinterrupcin(INT).
El mdulo de E/S avisa al procesador mediante esta lnea e indica que est
preparado para hacer la transferencia. La seal INT la activa el mdulo de E/S
y la recibe el procesador. Es una seal activa a la baja. El procesador debe tener
un punto de conexin de entrada por donde llegarn las interrupciones y el
mdulo de E/S debe tener un punto de conexin de salida por donde generar
las interrupciones.
Seal activa a la baja
La seal INT es activa a la baja. Se considera activa si tenemos un 0 en la lnea y no se
considera activa si tenemos un 1.
Para hacer una operacin de E/S utilizando esta tcnica se siguen los mismos
pasos que en la E/S programada: se programa la operacin de E/S, se realiza la
transferencia de datos y se finaliza la operacin de E/S. La diferencia principal
la tenemos durante la transferencia de datos, en la que en la fase de sincronizacin debemos hacer la gestin de las interrupciones y eso tambin afecta en
cierta medida al intercambio de datos, como veremos ms adelante.
30
Durante la fase de sincronizacin, una vez hecha la programacin de la operacin de E/S, el procesador ejecuta otro programa (segn la poltica de gestin
de procesos del sistema operativo) de manera que el procesador estar ocupado haciendo trabajo productivo hasta que el mdulo de E/S est preparado y
active la seal de peticin de interrupcin (INT).
De entrada, el procesador no sabe en qu momento se producir esta peticin;
por lo tanto, ha de comprobar peridicamente si el mdulo de E/S pide la
atencin del procesador, sin que ello afecte a la dedicacin que tiene. Esta
comprobacin el procesador la hace dentro del ciclo de ejecucin de cada instruccin. Es una operacin muy rpida que incluso se puede encabalgar con el
comienzo de la lectura de la instruccin siguiente para que no afecte al rendimiento del procesador. Los procesadores que han de gestionar interrupciones
deben tener en el ciclo de ejecucin de instruccin una fasedecomprobacin
deinterrupciones.
Ciclo de ejecucin de instruccin
Recordad que las cuatro fases principales para ejecutar una instruccin son:
1) Lectura de la instruccin.
2) Lectura de los operandos fuente.
3) Ejecucin de la instruccin y almacenamiento del operando destino.
4) Comprobacin de interrupciones.
En el momento en el que el procesador reconoce que ha llegado una peticin

de interrupcin, empieza un ciclodereconocimientodeinterrupcin para
detener la ejecucin del programa actual y transferir el control a la rutinade
serviciodelainterrupcin(RSI), rutina que accede al mdulo de E/S correspondiente para llevar a cabo la transferencia de datos y, una vez se acabe la
ejecucin de la RSI, continuar la ejecucin del programa que habamos detenido haciendo el retornodeinterrupcin.
En este apartado nos centraremos en el anlisis de interrupciones provocadas por elementos externos al procesador (interrupciones del hardware), pero
tambin hay un tipo de interrupciones producidas por acontecimientos internos al procesador y denominadas interrupcionesdesoftware, excepciones
o traps.
Las interrupciones del software se gestionan de una manera muy parecida a las
interrupciones externas al procesador, pero sin ser necesario dedicar una lnea
del bus del sistema para gestionarlas. Para tratarlas, no hay que esperar a la
fase de comprobacin de interrupcin, sino que se pueden tratar en el mismo
momento en el que se produce.
31
Las ms habituales son estas: operaciones que la ALU no puede hacer, como
dividir por 0, no se reconoce el cdigo de operacin de la instruccin que queremos ejecutar, acceso a recursos restringidos o reas privilegiadas de memoria
y tambin peticiones del propio programador con instrucciones especficas del
juego de instrucciones para hacer peticiones al sistema operativo.
3.1. Gestin de una interrupcin con un nico mdulo de E/S
Veamos cules son los pasos bsicos para la gestin de una interrupcin en
un sistema con una nica lnea de interrupcin y un nico mdulo de E/S.
Ms adelante analizaremos diferentes mejoras de este sistema para gestionar
mltiples mdulos de E/S y mltiples lneas de interrupcin y cmo afecta
eso a este proceso. Primero, sin embargo, hay que entender bien el caso ms
simple.
32
33
Una vez el procesador ha solicitado una operacin de E/S, ha programado

la transferencia y ya ejecuta otro programa mientras espera a que el mdulo
de E/S est preparado. En el momento en el que el mdulo de E/S pide la
atencin del procesador (el mdulo activa la INT), se produce una secuencia de
acontecimientos que el procesador ha de gestionar para atender a esta peticin
del mdulo de E/S, garantizando que despus podr devolver el control al
programa cuya ejecucin detenemos para atender la peticin del mdulo de
E/S.
Los pasos son los siguientes:
1)PeticindelmdulodeE/S. El mdulo de E/S est preparado para hacer
una transferencia y activa la INT. Entonces, cuando el procesador acaba la
ejecucin de la instruccin actual, en la ltima fase del ciclo de ejecucin de la
instruccin, la fase de comprobacin de interrupcin, detecta que se ha hecho
una peticin.
2)Ciclodereconocimientodelainterrupcin. Esta es seguramente la parte
ms compleja de la gestin de interrupciones porque se producen muchos
acontecimientos en poco tiempo y, como veremos ms adelante, algunos de
estos acontecimientos se pueden producir encabalgadamente en el tiempo y
hay que estar atento a quin genera la accin, quin la recibe y qu respuesta
da.
a)Reconocimientodelainterrupcin. Si las interrupciones estn habilitadas, el procesador acepta la peticin (cuando hay ms de un dispositivo se
debe determinar si es suficientemente prioritario para ser atendido, situacin
que analizaremos ms adelante, ya que tiene otras implicaciones en el proceso). Entonces, es necesario que el procesador avise al mdulo de E/S para que
sepa que lo est atendiendo y para que desactive la INT, y tambin es necesario
que el procesador inhiba las interrupciones para evitar nuevas peticiones.
Si las interrupciones estn inhibidas, el procesador no atiende la peticin y
contina ejecutando el programa. El perifrico se tiene que esperar a ser atendido y ha de dejar la INT activa hasta que el procesador las vuelva a habilitar.
Para inhibirlasinterrupciones, hay bsicamente dos maneras de hacerlo: con
un hardware especfico que las inhiba automticamente hasta que se acabe la
atencin de la interrupcin o dejar que sea responsabilidad de la propia RSI,
que tiene que ejecutar una primera instruccin para inhibir las interrupciones
y al acabar ejecutar otra instruccin para volver a habilitarlas.
Inhibir las interrupciones consiste en modificar uno o ms bits del registro
de la palabra de estado del procesador (algunos procesadores pueden tener
registros especficos para la gestin de interrupciones). Estos bits son los que se
34
consultan en la fase de comprobacin de interrupciones durante la ejecucin

de una instruccin para saber si las interrupciones estn habilitadas y se tiene
que aceptar o no una peticin.
Si el procesador no inhibe las interrupciones, al ejecutar la primera instruccin
de la RSI, en la fase de comprobacin de interrupcin volver a aceptar la peticin y podra entrar en un bucle infinito ejecutando esta primera instruccin
indefinidamente, ya que volver a empezar un ciclo de reconocimiento de la
misma interrupcin.
De manera anloga a como se hace en la inhibicin de las interrupciones, se
puede avisar al mdulo de E/S de dos maneras: la ms habitual es utilizando un
hardware especfico que incluye una lneadereconocimientodeinterrupcin (INTA o INTACK, del ingls interrupt acknowlege) que activa el procesador,
igual que la INT es una seal activa a la baja, o dejar que sea responsabilidad
de la propia RSI, que ha de ejecutar una o varias instrucciones para acceder a
los registros del mdulo de E/S y de esta manera indicarle que ya lo atiende.
b)Salvaguardadelestadodelprocesador. Ahora el procesador ha reconocido que hay una peticin de un mdulo de E/S, la ha aceptado y tiene que
ejecutar la rutina de servicio de interrupcin (RSI) para atenderlo, pero recordemos que el procesador est ejecutando otro programa y hay que reanudar la
ejecucin una vez ha acabado la ejecucin de la RSI. Por este motivo se tiene
que hacer la salvaguarda del estado del procesador, que consiste en almacenar
la informacin necesaria para garantizar que podremos reanudar la ejecucin
del programa en las mismas condiciones. Esta informacin se almacena en la
memoria del computador, generalmente en la pila de sistema.
El estado del procesador lo determina el valor de todos sus registros, pero para
reanudar la ejecucin del programa solo hay que guardar los registros que pueda modificar la RSI. Una RSI puede modificar cualquier registro del procesador,
pero realmente suelen ser rutinas relativamente simples que solo modifican
algunos de estos registros. Si solo se guardan los registros que se modifican
dentro de la RSI, la salvaguarda y la restauracin posterior sern mucho ms
eficientes en tiempo y espacio, ya que reducimos los accesos a la memoria y
el espacio necesario para guardar al estado.
35
La manera ms habitual de hacer la salvaguarda es almacenar de manera automtica la informacin mnima necesaria para llamar a la RSI y almacenar
el resto de la informacin dentro de la misma rutina, y es responsabilidad del
programador de la RSI determinar qu registros hay que guardar.
La informacin mnima que se debe guardar es el registrocontadordeprograma (PC) y el registrodeestado. El registro PC tiene la direccin de la instruccin siguiente que queremos ejecutar. El registro de estado contiene informacin importante de control y de estado del procesador que puede ser modificada por cualquier instruccin.
Con respecto al resto de la informacin, como el procesador no puede saber
qu registros modificar la RSI, deja que sea responsabilidad de la propia RSI.
c)LlamadaalaRSI. Para empezar a ejecutar la rutina de servicio de interrupcin (RSI), primero de todo, hay que saber la direccin de memoria donde tenemos que iniciar la ejecucin de la RSI. En caso de gestionar un nico dispositivo, esta direccin puede ser fija (cuando tenemos ms de un dispositivo, en
la fase de reconocimiento de la interrupcin tenemos que haber identificado
qu dispositivo pide atencin y utilizaremos esta informacin para saber la
direccin de la RSI correspondiente al dispositivo al que hemos de atender).
Una vez sabemos la direccin de inicio de la RSI, se carga en el registro PC
y se inicia el ciclo de ejecucin de la primera instruccin de la RSI. La RSI se
ejecuta en modalidad supervisor.
3)Ejecucindelarutinadeserviciodeinterrupcin
a) Inicio de la ejecucin de la RSI. Si no se ha hecho la inhibicin de las
interrupciones en la fase de reconocimiento de la interrupcin, hay que hacerlo al inicio de la RSI. Esta inhibicin se efecta utilizando una instruccin
especfica del juego de instrucciones.
Despus se deben guardar los registros que puedan ser modificados en la pila
(el programador de la RSI sabe qu registros se cambian y, por lo tanto, puede determinar qu registros se deben guardar) y antes de acabar la ejecucin
hay que restaurarlos con los valores originales. Cuando se programa una RSI,
se debe ser muy cuidadoso con la salvaguardia de los registros porque puede
provocar que otros programas (los que detenemos para ejecutar la RSI) funcionen mal.
b) Intercambio del dato. La parte principal del cdigo de la RSI tiene que
ser especfico para el perifrico al que atendemos. De manera general se debe
acceder al registro de datos para hacer el intercambio del dato. Si es necesario,
se puede acceder primero a los registros de estado y de control para saber si la
operacin de E/S se ha hecho correctamente o se han producido errores.
Nota
Recordad que el valor del PC
se actualiza en la fase de lectura de la instruccin del ciclo de
ejecucin.
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Para programar el cdigo de una RSI, hay que conocer con detalle el funcionamiento del perifrico y qu funcin tiene cada uno de los bits de los registros del mdulo de E/S que se utiliza para controlarlo. Generalmente, esta informacin que hay que conocer es bastante compleja cuando se debe analizar
con detalle y puede variar mucho de un dispositivo a otro, incluso, en evoluciones de un mismo tipo de dispositivo.
c)FinalizacindelaejecucindelaRSI. Hay que recuperar el valor de los
registros del procesador que se han guardado al principio de la RSI a la pila
(en orden inverso al modo como se ha guardado, ya que lo tenemos guardado
en la pila).
Si se han inhibido las interrupciones al principio de la RSI, hay que habilitarlas
utilizando una instruccin especfica del juego de instrucciones.
d)Retornodeinterrupcin. Antes de acabar la ejecucin de la RSI, hemos
de restaurar el estado del procesador para devolver el control al programa que
se estaba ejecutando. Para ello, hemos de recuperar de la pila del sistema la
informacin que se ha guardado de manera automtica (los registros de estado
y el PC). Esta informacin la recuperamos al ejecutar la ltima instruccin de
la RSI, que es la instruccin de retorno de interrupcin, habitualmente denominada IRET.
Una vez restaurado el estado del procesador, se reanuda la ejecucin del programa que hemos detenido en las mismas condiciones iniciando un nuevo
ciclo de ejecucin de la instruccin. Y la peticin del mdulo de E/S ha quedado atendida.
Ejemplo
En este ejemplo se observa cmo se atiende una interrupcin. Es especialmente importante fijarse en cmo queda el registro PC despus de ejecutar cada fase y la evolucin
de la pila durante este proceso.
Las abreviaturas que se utilizan son:
SP: stack pointer (puntero en la cima de la pila).

PC: program counter (direccin de la instruccin que estamos ejecutando).
RSI: rutina de servicio de interrupcin.
INT: seal que activa el mdulo de E/S para pedir atencin al procesador.
37
38
3.2. Gestin de interrupciones con mltiples mdulos de E/S

Hasta ahora hemos estudiado el caso ms simple, en el que solo tenemos un
mdulo que funciona por interrupciones, pero la realidad es que un sistema
de E/S por interrupciones tiene que gestionar mltiples dispositivos con capacidad de generar interrupciones. Veamos cmo afecta esto a la gestin de
interrupciones y cmo lo hemos de implementar.
Cuando el procesador recibe una peticin, sabe que algn mdulo de E/S pide
atencin pero no sabe cuntos piden atencin, ni cules son. Para identificar al
que pide atencin y decidir cul se tiene que atender, las cuestiones principales
que hay que resolver son:
Identificar cul es el perifrico que pide atencin.
Determinar qu perifrico hemos de atender primero en caso de que dos

o ms perifricos soliciten atencin al mismo tiempo.
Gestionar, si el sistema permite la nidificacin, las prioridades para determinar si el perifrico que solicita atencin es ms prioritario que otro al
que ya atendemos.
Obtener la direccin de la RSI correspondiente al perifrico al que hemos

de atender.
Estas cuestiones afectan principalmente al ciclo de reconocimiento de la interrupcin y hacen este proceso bastante ms complejo. El objetivo principal de
los sistemas que nos permiten gestionar ms de un mdulo de E/S mediante
interrupciones es conseguir que este proceso sea tan eficiente como sea posible, aadiendo mejoras al hardware que da soporte al sistema de atencin de
interrupciones.
3.3. Sistema con una nica lnea de peticin de interrupcin
Este es el caso ms simple, en el que todos los mdulos de E/S se conectan
en colector abierto, utilizando un PULL-UP, a una nica lnea de peticin de
interrupcin que llega al procesador.
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La resistencia conectada a Vcc (tensin alta) sirve para implementar un PULL-UP, que da la funcionalidad de OR-CABLEADA considerando que la lnea es activa a la baja. Si tenemos
un 0 en la lnea, se considera activa y si tenemos un 1, no se considera activa. Esto permite que los mdulos de E/S estn conectados en colector abierto a la lnea, de manera que si
ningn mdulo activa la salida, el pull-up mantiene la lnea a 1 (tensin alta), condicin de reposo de todos los dispositivos, y si algn mdulo activa la salida, poniendo un 0 (tensin
baja), la lnea cambia de estado y el procesador puede reconocer que hay una peticin pendiente de ser atendida.
La gestin de una interrupcin en este sistema es anloga a la gestin de una

interrupcin con un nico mdulo de E/S. Ahora bien, para identificar qu
perifrico pide atencin y gestionar las prioridades si ms de un mdulo de E/
S ha pedido atencin al mismo tiempo, el procesador ejecuta una nica RSI
que tiene una direccin de inicio fija. La RSI, mediante cdigo y accediendo
a los registros de estado de cada mdulo de E/S, determina el mdulo de E/S
al que debe atender, de manera muy parecida a la encuesta (o polling) que se
hace en E/S programada cuando tenemos ms de un mdulo de E/S. El cdigo
que utilizamos para atender al perifrico es una subrutina de la RSI.
Las ventajas principales que ofrece este sistema son que:
Como hacemos la encuesta de todos los mdulos por programa, es muy

flexible determinar las prioridades porque podemos implementar diferentes polticas de prioridades simplemente modificando el cdigo de la RSI.
No hay que hacer cambios en el hardware.
Las desventajas principales son que:
La ejecucin del cdigo para hacer la encuesta de los mdulos y la gestin

de prioridades es muy costosa en tiempo, ya que estamos ejecutando un
pequeo programa que accede a todos los mdulos de E/S conectados a
la lnea.
Como hay una sola lnea de peticin de interrupcin, se tienen que inhibir
las interrupciones y, por lo tanto, mientras atendemos una peticin no
podemos atender otras aunque sean ms prioritarias.
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3.4. Sistema con una lnea de peticin de interrupcin y una

lnea de reconocimiento con encadenamiento
Este sistema con encadenamiento tambin se denomina daisy-chain. Los mdulos de E/S se conectan al procesador con una lnea de peticin de interrupcin (INT) en colector abierto y una lnea de reconocimiento de interrupcin
(INTA) que genera el procesador para indicar al mdulo de E/S que se atiende
la peticin que ha hecho. Esta seal INTA se propaga mediante los mdulos.
Es un sistema de conexin que permite, por una parte, reducir el tiempo necesario para gestionar las prioridades si ms de un mdulo de E/S ha pedido
atencin al mismo tiempo y, por otra parte, identificar qu perifrico pide
atencin, sin tener que ejecutar un programa de encuesta que accede a todos
los mdulos de E/S.
Para implementar este sistema, hay que hacer algunos cambios en el hardware: el procesador necesita disponer de un punto de conexin por donde generar la seal de reconocimiento de interrupcin (INTA); los mdulos de E/S
deben disponer de un circuito lgico muy simple para propagar la seal INTA
al siguiente mdulo de E/S dejando todos los mdulos de E/S conectados uno
tras otro y disponer de un nuevo registro, que denominamos registrovector,
donde almacenamos un valor llamado vectordeinterrupcin que enviamos
al procesador mediante el bus del sistema. Este valor que almacena cada registro vector tiene que ser nico, ya que el procesador lo utiliza para identificar
al perifrico que pide atencin.
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interrupcin con un nico mdulo de E/S, y vara el ciclo de reconocimiento
de la interrupcin para gestionar las prioridades si ms de un mdulo de E/
S ha pedido atencin al mismo tiempo e identificar qu perifrico demanda
atencin.
3.4.1. Interrupciones vectorizadas
Se denomina vectorizacin a la tcnica en la que el procesador identifica al mdulo de E/S mediante la informacin que enva el mismo
mdulo de E/S. Cuando para tratar las interrupciones utilizamos esta
tcnica para identificar a quien hace la peticin decimos que tenemos
las interrupcionesvectorizadas.
Una vez un mdulo de E/S o ms de uno han hecho la peticin al procesador

activando la INT y el procesador acepta la peticin, activa la INTA y empieza
el proceso para saber a cul se debe atender.
Esta seal INTA proveniente del procesador, activa a la baja, llega al primer
mdulo. Si este mdulo ha solicitado atencin, bloquea la propagacin de la
seal INTA y deposita en el bus del sistema el vector de interrupcin, valor
almacenado en el registro vector del mdulo de E/S; si no ha solicitado atencin (no tiene activa la INT), deja pasar la seal INTA al mdulo siguiente, que
hace lo mismo hasta que llega al ltimo mdulo conectado a esta lnea.
Tratamiento de la seal
INTA
La seal INTA tiene un funcionamiento parecido a la seal
READ para leer un dato de memoria. Cuando el mdulo recibe la seal INTA y tiene la INT
activa, deposita el vector de interrupcin en el bus del sistema para que el procesador lo
pueda leer.
42
Como vemos, los mdulos de E/S quedan encadenados por esta seal INTA.
El primer mdulo de la cadena es el primero en recibir la seal y, por lo tanto,
el ms prioritario, y la propaga hasta el ltimo, que es el menos prioritario. Si
queremos cambiar las prioridades, nos veremos obligados a cambiar el orden
de los mdulos dentro de la cadena fsicamente.
El procesador lee el vector de interrupcin del bus del sistema. Con este valor
identifica el perifrico al que tiene que atender y lo utiliza para obtener la
direccin de inicio de la RSI (esta direccin es la que hemos de cargar en el
registro PC para hacer la llamada a la RSI).
La manera ms habitual de obtener la direccin de inicio de la RSI es utilizar
una tabladevectoresdeinterrupcin almacenada en la memoria principal,
donde tenemos guardadas las direcciones de inicio de las RSI asociadas a cada
peticin de interrupcin a la que tenemos que atender. El vector de interrupcin lo utilizamos para acceder a la tabla. Esta tabla puede estar almacenada
en una direccin fija de memoria o en una direccin programable almacenada en el registro base de la tabla de vectores (RBTV). Si tenemos la tabla
43
de vectores en una direccin fija, hemos de determinar la posicin dentro de

la tabla de vectores, a partir del vector de interrupcin. Si tenemos la tabla
de vectores en una direccin programable, hemos de determinar la posicin
dentro de la tabla de vectores sumando el RBTV a un ndice obtenido a partir
del vector de interrupcin.
Desplazamiento dentro de la tabla de vectores
Una manera de obtener el desplazamiento dentro de la tabla de vectores a partir del
vector de interrupcin, como el vector de interrupcin identifica el dispositivo (y no la
direccin dentro de la tabla o la direccin de la rutina misma), es multiplicar el vector de
interrupcin por las posiciones de memoria que ocupa una direccin dentro de la tabla
de vectores. Si las direcciones de memoria almacenadas en la tabla de vectores ocupan
4 bytes (32 bits) y cada posicin de memoria es de un byte, el vector de interrupcin
se tiene que multiplicar por 4. Hacer esta operacin en binario es muy simple: solo hay
que desplazar el vector de interrupcin dos posiciones a la izquierda (aadir dos ceros
a la parte derecha) para obtener el desplazamiento dentro de la tabla. En sistemas ms
complejos puede ser necesario hacer otro tipo de operaciones.
Las principales ventajas de este sistema con encadenamiento son que la identificacin se efecta en un tiempo parecido a la duracin de un ciclo de bus,
que es mucho menos costoso en tiempo que hacer la encuesta a todos los
mdulos de E/S y que tambin resuelve la gestin de prioridad cuando hay
peticiones simultneas.
Las desventajas principales son que el sistema de prioridades es fijo e inalterable cambiar el orden de prioridades implica modificar el hardware y que, como tiene una nica lnea de peticin de interrupciones, no permite que otros
perifricos ms prioritarios sean atendidos si ya atendemos a una peticin de
interrupcin sea cual sea la prioridad que tiene.
3.5. Sistema con lneas independientes de peticin de
interrupciones y de reconocimiento
En este sistema tenemos una lnea de peticin de interrupcin y una de reconocimiento de interrupcin para cada mdulo de E/S. De esta manera conseguimos que la identificacin del perifrico sea inmediata y permitimos la nidificacindeinterrupciones, es decir, una interrupcin puede interrumpir
la ejecucin de una RSI que atiende una peticin menos prioritaria que se ha
producido con anterioridad.
Para implementar este sistema es necesario que el procesador disponga de los
puntos de conexin necesarios para conectar las seales de peticin y reconocimiento de cada uno de los mdulos de E/S que puedan generar una interrupcin hacia el procesador y un circuito especfico para hacer el control de
estas lneas de peticin y reconocimiento de interrupciones. Los mdulos de
E/S solo deben poder generar una peticin de interrupcin y recibir la seal
de reconocimiento de interrupcin generada por el procesador.
44

interrupcin con un nico mdulo de E/S, y vara la fase de reconocimiento
de la interrupcin para gestionar las prioridades e identificar qu perifrico
pide atencin.
El proceso para hacer el ciclo de reconocimiento de la interrupcin es el siguiente: una vez uno o ms mdulos de E/S han hecho la peticin al procesador activando la INT, el procesador decide si acepta la peticin, inhibe de
manera selectiva las interrupciones, activa la INTA correspondiente y obtiene
la direccin de la RSI para atender aquella peticin.
En un sistema con una nica lnea de peticin de interrupcin hemos visto
que cuando aceptamos una peticin hay que inhibir las interrupciones y, por
lo tanto, no podemos aceptar nuevas peticiones hasta que se ha acabado la
atencin de esta peticin. En un sistema con mltiples lneas de peticin y
reconocimiento de interrupcin tambin hemos de inhibir las peticiones de
interrupcin de la lnea de la que hemos aceptado la peticin, pero hay que
tener un mecanismo para decidir si se deben permitir peticiones de las otras
lneas para enmascarar las interrupciones de manera selectiva segn una poltica de prioridades.
Hay 2 formas bsicas para enmascarar de manera selectiva las interrupciones:
Enmascaramiento individual.
Enmascaramiento por nivel.
45
En el enmascaramientoindividual disponemos de un registrodeinterrupciones, que tiene 2 bits por cada lnea de peticin de interrupcin: un bit de mscara que nos permite habilitar o inhibir las peticiones de una lnea y opcionalmente un bit de interrupcin que nos indica si se ha aceptado la peticin, es decir, si ha habido una peticin del
mdulo de E/S y estn habilitadas las peticiones de interrupciones para
aquella lnea.
Este sistema de enmascaramiento tambin dispone de 1 bit para el enmascaramiento general de interrupciones, un bit de mscara que nos permite habilitar
o inhibir todas las peticiones de interrupcin enmascarables. Para aceptar una
peticin de una lnea, tienen que estar activos los bits de la lnea y tambin
el bit general de interrupciones.
Si el procesador en la fase de comprobacin de interrupcin detecta que hay
alguna peticin de interrupcin, hace un ciclo de reconocimiento de interrupcin y se determina qu peticin se tiene que atender accediendo a los bits
de mscara del registro de interrupciones. Si se acepta una peticin, se deben
inhibir las interrupciones de aquella lnea y de las lneas menos prioritarias
modificando los bits de mscara correspondientes. En computadores simples
o microcontroladores, el registro de interrupcin es visible al programador y
hemos de identificar quin pide atencin y decidir a quin atendemos primero
mediante un programa; en sistemas ms complejos generalmente se dispone
de un hardware especfico.
Esta forma de enmascaramiento se suele utilizar en sistemas con pocas lneas
de peticin de interrupcin porque, a pesar de ser muy flexible, si no se dispone de un hardware especfico la gestin de prioridades se debe realizar por
programa y eso la hace ms lenta. Es una situacin parecida a la encuesta que
hacemos cuando tenemos una nica lnea de peticin de interrupcin, pero
en lugar de tener que acceder a los registros de los mdulos de E/S mediante
el bus del sistema, accedemos a un registro del procesador que es mucho ms
fcil y rpido.
En el enmascaramientopornivel, a cada lnea de peticin de interrupcin se asigna un niveldeinterrupcin, denominado tambin nivel
deejecucin. Si el nmero de niveles es inferior al nmero de lneas de
peticin de interrupcin, se agrupan varias lneas en un mismo nivel.
Este nivel de ejecucin se utiliza para gestionar las prioridades, de manera

que si ya atendemos una peticin de interrupcin, solo aceptamos una nueva
peticin y detenemos la atencin si esta peticin tiene un nivel de ejecucin
ms prioritario.
46
El nivel de ejecucin se puede obtener fcilmente conectando las lneas de

peticin de interrupcin a un codificador de prioridad y el cdigo generado se
almacena en un registro del procesador, generalmente en el registro de estado
del procesador. Para decidir si aceptamos una determinada peticin, con un
circuito comparador, hemos de comparar el valor obtenido del codificador de
prioridad con el nivel de ejecucin que tenemos almacenado. Si es ms prioritario el valor obtenido del codificador, aceptamos la peticin y utilizamos
este valor como un vector de interrupcin para obtener la direccin de la RSI
para atender a esta peticin. El nuevo nivel de ejecucin se actualiza de manera automtica una vez hecha la salvaguarda del estado del procesador (se ha
almacenado el PC y el registro de estado en la pila del sistema) y empieza la
ejecucin de la RSI. De esta manera, cuando acabamos la ejecucin de la RSI
que atiende esta peticin ms prioritaria y restauramos el estado del procesador para reanudar la ejecucin del programa parado, recuperamos tambin el
nivel de ejecucin que tiene, ya que queda guardado con el resto de la informacin del registro de estado.
Esta forma de enmascaramiento es la ms habitual en este tipo de sistemas.
Por otra parte, para garantizar un funcionamiento correcto del computador, el
procesador debe disponer de lneas de peticin de interrupcin que no se puedan enmascarar. Solo estn inhibidas en momentos concretos durante el ciclo
de reconocimiento de las interrupciones y durante el retorno de interrupcin
para garantizar la estabilidad del sistema.
Las principales ventajas de este sistema con lneas independientes de peticin
de interrupciones y de reconocimiento son que permite la nidificacin, que
la identificacin del perifrico es muy rpida y que la gestin de prioridades
resulta muy flexible.
La desventaja principal es que no se puede aumentar el nmero de mdulos
de E/S a los que podemos atender, ya que implica un rediseo del procesador
o, como se puede ver en el esquema siguiente, utilizar sistemas hbridos estableciendo por ejemplo un sistema de encadenamiento (daisy-chain) en cada
una de las lneas de peticin y reconocimiento de interrupcin, aunque esta
opcin hace la gestin de las interrupciones ms compleja y lenta.
47
3.6. Sistema con controladores de interrupciones

En un sistema con controladores de interrupciones se aade un nuevo elemento especializado para gestionar las peticiones de interrupcin que denominamos controladordeinterrupciones. Las lneas de peticin de interrupcin y
de reconocimiento de cada mdulo de E/S estn conectadas al controlador de
interrupciones. De esta manera el procesador solo debe tener una lnea de peticin de interrupcin y una de reconocimiento conectadas al controlador de
interrupcin para gestionar las peticiones provenientes de los mdulos de E/S.
48
Las funciones del controlador de interrupcin son las siguientes:
Definir una poltica de prioridades para los mdulos de E/S conectados al controlador.
Identificar qu mdulo de E/S pide atencin e informar el procesador.

interrupcin con un nico mdulo de E/S, y vara la fase de reconocimiento
de la interrupcin para gestionar las prioridades e identificar qu perifrico
pide atencin.
El proceso para hacer el reconocimiento de la interrupcin es el siguiente:

para identificar el perifrico que pide atencin y obtener la direccin de la RSI
que tiene que atender la peticin, utilizamos un sistema de vectorizacin muy
parecido al descrito en el daisy-chain, pero ahora no es necesario que el mdulo
de E/S tenga un registro vector. El controlador de interrupciones dispone de
un conjunto de registros vector donde se guardan los vectores de interrupcin
asociados a cada lnea.
Cuando llegue una peticin de interrupcin de un mdulo de E/S muy prioritario, el controlador de interrupciones hace la peticin al procesador activando la seal INT y el procesador contesta activando la seal INTA. Cuando el controlador de interrupciones recibe la seal INTA coloca el vector de
interrupcin, correspondiente al mdulo de E/S que ha hecho la peticin, en
el bus de datos y el procesador lee el vector. De esta manera, el procesador
puede obtener la direccin de la RSI y empezar la ejecucin de la rutina para
49
hacer la transferencia de datos, comunicndose directamente con el mdulo

de E/S. La transferencia de datos no se gestiona mediante el controlador de
interrupciones.
Las principales ventajas de este sistema con un controlador de interrupcin
son que la identificacin del perifrico es bastante rpida y la gestin de prioridades flexible, y tambin que el procesador solo necesita disponer de una
lnea INT y una INTA para gestionar mltiples mdulos de E/S.
La desventaja principal es que a causa de la gestin de prioridades que hace el
controlador no se puede hacer la salvaguarda del nivel de ejecucin de manera
automtica, sino que se debe realizar ejecutando un pequeo programa que
acceda al controlador de interrupciones y hace el proceso de salvaguarda del
estado ms lento.
Si tenemos un sistema que utiliza controladores de interrupcin y queremos
aumentar el nmero de mdulos de E/S, hemos de conectar el controlador de
interrupcin en cascada como se muestra a continuacin, pero es necesario
que los controladores estn diseados especficamente para conectarlos de esta
manera.
50
4. E/S con acceso directo a memoria
Las tcnicas de E/S que hemos visto hasta ahora requieren una dedicacin importante del procesador (ejecutar un fragmento de cdigo) para hacer simples
transferencias de datos. Si queremos transferir bloques de datos, estas tcnicas
todava ponen ms en evidencia la ineficiencia que tienen. En E/S programada
implica que el procesador no pueda hacer nada ms y en E/S por interrupciones descargamos el procesador de la sincronizacin a costa de hacer las rutinas
de atencin ms largas para garantizar el estado del procesador, lo que limita
la velocidad de transferencia.
En este apartado describiremos una tcnica mucho ms eficiente para transferir bloques de datos, el accesodirectoamemoria (DMA). En esta tcnica el
procesador programa la transferencia de un bloque de datos entre el perifrico
y la memoria encargando a un nuevo elemento conectado al bus del sistema
hacer toda la transferencia. Una vez acabada, este nuevo elemento avisa el
procesador. De esta manera, el procesador puede dedicar todo el tiempo que
dura la transferencia del bloque a otras tareas. Este nuevo elemento que gestiona toda la transferencia de datos entre el perifrico y la memoria principal
lo denominamos mdulo o controladordeDMA o tambin en versiones ms
evolucionadas canal o procesadordeE/S.
Utilizando la tcnica de E/S por DMA se descarga al procesador de la

responsabilidad de llevar a cabo la sincronizacin y el intercambio de
datos entre el perifrico y la memoria.
Por otra parte, nos aparece una nueva problemtica en el computador, ya que
hay dos dispositivos el procesador y el controlador de DMA que tienen que
acceder de manera concurrente a la memoria y hay que establecer un mecanismo para resolver este conflicto.
4.1. Acceso concurrente a memoria
Bsicamente hay dos maneras de resolver el acceso concurrente a memoria:
1)Conexionesindependientes,utilizandomemoriasmultipuerta. Hay una
conexin independiente para cada dispositivo que tiene que acceder a la memoria. Eso permite al controlador de DMA acceder a la memoria sin que el
procesador tenga que intervenir. Aunque la afectacin al procesador es muy
51
baja, esta solucin no se suele utilizar porque hace aumentar el coste de la

memoria. Tambin aumenta el tiempo de acceso, sobre todo cuando hay ms
de una puerta que quiere acceder al mismo bloque de informacin.
2)Conexincompartida,utilizandorobodeciclo. En este caso, la memoria

solo necesita una nica puerta y tanto el procesador como el controlador de
DMA comparten el bus del sistema para acceder a la memoria. En la mayora
de los sistemas, el procesador es quien controla el bus; por lo tanto, hay que
establecer un mecanismo para que el procesador pueda ceder el bus al controlador de DMA y este controlador pueda hacer el intercambio de los datos con
la memoria. Este mecanismo se denomina robo de ciclo y es el que se utiliza
ms frecuentemente para gestionar el acceso concurrente a la memoria.
Para controlar el acceso al bus, son necesarias dos seales, BUSREQ y BUSACK
(parecidas a las seales INT e INTA utilizadas en interrupciones). Con la seal
BUSREQ el controlador de DMA solicita el control del bus y el procesador cede
el bus activando la seal BUSACK.
La diferencia ms importante entre el acceso directo a memoria y la

gestin de interrupciones es que el procesador puede inhibir las interrupciones total o parcialmente, mientras que la cesin del bus no la
puede inhibir y est obligado a ceder siempre el control del bus cuando
el controlador de DMA lo solicita.
Las principales ventajas de este sistema son que la atencin es muy rpida
porque no se puede inhibir la cesin del bus y que no es necesario guardar al
estado del procesador, que solo queda parado durante un tiempo muy breve
mientras el controlador de DMA tiene el control del bus.
La cesin del bus no es inmediata. El procesador solo puede ceder el bus al
acabar cada una de las fases del ciclo de ejecucin de las instrucciones. Una
vez el controlador de DMA libera el bus, de manera que se acaba el robo de
ciclo, el procesador contina la ejecucin de la siguiente fase de la instruccin
en curso. Por lo tanto, el robo de ciclo se puede producir en diferentes puntos
dentro del ciclo de ejecucin de una instruccin.
La principal desventaja de este sistema es que se alarga el tiempo de ejecucin
de las instrucciones a causa de los posibles robos de ciclo que se pueden producir.
52
4.2. Operacin de E/S con acceso directo a memoria

El proceso para hacer una transferencia de E/S utilizando esta tcnica es el
siguiente:
1)ProgramacindelaoperacindeE/S: el procesador enva la informacin
necesaria al controlador de DMA para que este controlador pueda gestionar
toda la transferencia de datos. Una vez acaba la programacin de la operacin
de E/S, el procesador puede ejecutar otros programas mientras se realiza la
transferencia.
2)Transferenciadelbloquededatos: las dos operaciones bsicas que hace el
controlador de DMA son la lectura de un bloque de datos de un perifrico y la
escritura de un bloque de datos en un perifrico, aunque tambin puede hacer
otras operaciones. Todos los datos de la transferencia pasan por el controlador
de DMA.
3)FinalizacindelaoperacindeE/S: cuando se ha acabado la transferencia del bloque, el controlador de DMA enva una peticin de interrupcin al
procesador para informar de que se ha acabado la transferencia de datos.
4.3. Controladores de DMA
En un sistema de este tipo las implicaciones con respecto al hardware y al
sistema de conexin de este hardware son diversas.
El procesador debe disponer de un sistema para gestionar interrupciones, como hemos explicado en el apartado anterior. El controlador de DMA avisa al
procesador de que se ha acabado la transferencia del bloque de datos mediante
una peticin de interrupcin.
Los elementos bsicos que debe tener el controlador de DMA para gestionar
una transferencia de datos entre el perifrico y la memoria son los siguientes:
Un banco de registros para gestionar las operaciones de E/S.
La lgica de control necesaria para gestionar las transferencias entre la memoria y el mdulo de E/S.
La lgica necesaria para gestionar la interrupcin de la finalizacin de la

operacin de E/S.
Nota
Para utilizar esta tcnica de E/
S en un computador, es necesario considerar tanto aspectos
del software como del hardware.
53
Seales de control para acceder al bus del sistema y para la gestin de

interrupciones (BUSREQ, BUSACK, INT, INTA, etc.).
El banco de registros del controlador de DMA est formado por los registros
siguientes:
Registrodecontrol: se utiliza generalmente para dar las rdenes al controlador.
Registrodeestado: da informacin del estado de la transferencia de datos.
Registrodedatos: almacena los datos que se quieren intercambiar.
Registrodedireccionesdememoria: indica la direccin de memoria donde se leern o se escribirn los datos que se tienen que transferir en cada
momento.
Registrocontador: indica inicialmente el nmero de transferencias que

se deben hacer, se ir actualizando durante la transferencia hasta que valga
cero e indicar en cada momento el nmero de transferencias que quedan
por hacer.
RegistrodedireccionesdeE/S: indica la posicin dentro del perifrico

donde se leern o se escribirn los datos que se tienen que transferir en
cada momento.
54
4.3.1. Formas de conexin de los controladores de DMA

A continuacin trataremos las configuraciones ms habituales del controlador
de DMA.
La configuracin siguiente es la ms simple pero tambin la ms ineficiente
porque se tienen que hacer dos accesos al bus: uno para acceder a memoria y
otro para acceder al mdulo de E/S.
En caso de tener ms de un controlador de DMA conectado al bus, la gestin de

prioridades para decidir a quin se cede el bus se hace de manera muy parecida
a la gestin de prioridades explicada en la E/S por interrupciones:
Sistema con encadenamiento (daisy-chain), en el que se hace el encadenamiento de la seal BUSACK.
Utilizar un controlador de DMA que gestione mltiples transferencias, de

manera parecida al controlador de interrupciones, pero ahora la transferencia de datos con la memoria se efecta mediante el controlador de DMA
y no directamente entre el mdulo de E/S y el procesador, como sucede
cuando utilizamos controladores de interrupciones. En este caso, podemos
55
encontrar tanto conexiones independientes entre el controlador y cada

mdulo de E/S, como todos los mdulos conectados a un bus especfico
de E/S.
Una mejora de la configuracin anterior consiste en conectar los mdulos de
E/S directamente al controlador de DMA, de manera que necesitamos solo
un acceso al bus del sistema. Esta configuracin tambin permite conectar
controladores de DMA que integran la lgica del mdulo de E/S.
Transferencias simultneas
Si se tienen que hacer las operaciones de E/S con varios perifricos simultneamente,
hemos de replicar parte del conjunto de registros (direcciones, contador, bits de control,
etc.) tantas veces como transferencias de datos simultneos queramos gestionar.
Otra configuracin posible consiste en conectar los mdulos de E/S al controlador de DMA mediante un bus de E/S. El flujo de informacin entre el controlador de DMA y los mdulos de E/S no interfiere con los accesos al bus del
sistema.
56
4.3.2. Operacin de E/S mediante un controlador de DMA

Para hacer una transferencia de E/S utilizando esta tcnica se siguen los pasos
siguientes:
1)ProgramacindelaoperacindeE/S. El procesador tiene que enviar la
informacin necesaria al controlador de DMA para que este controlador pueda
hacer la transferencia de manera autnoma. Esta informacin se debe escribir
en el banco de registros del controlador de DMA.
La informacin imprescindible que se ha de escribir es la siguiente:
a)Operacinquehayquehacer. Las operaciones bsicas son de lectura o
escritura, pero tambin se pueden hacer otros tipos de operaciones de control
del perifrico. Esta informacin se escribe en el registro de control mediante
las lneas de control o las lneas de datos del bus de sistema.
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b)Direccindememoria. Direccin inicial de memoria donde se leern o

se escribirn los datos que se han de transferir considerando que el bloque de
datos que moveremos est en direcciones contiguas de memoria. Esta informacin se escribe en el registro de direcciones de memoria.
c)Tamaodelbloquededatos. Nmero de transferencias que se tiene que
hacer mediante el bus del sistema para transferir todo el bloque de datos. Esta
informacin se escribe en el registro contador.
d) Direccin del perifrico. Posicin inicial dentro del perifrico donde se
leern o se escribirn los datos que se han de transferir. Esta informacin se
escribe en el registro de direcciones de E/S. Esta informacin depende del perifrico y en cierta medida del tipo de informacin que se tiene que transmitir.
Si es un dispositivo de almacenamiento, hemos de saber dnde est guardado
para recuperar despus los datos.
2)Transferenciadelbloquededatos. Dado que el procesador ha delegado al
controlador de DMA la operacin de E/S, el controlador de DMA debe realizar
la transferencia de datos de todo el bloque. La transferencia se hace dato a dato
accediendo directamente a memoria sin la intervencin del procesador.
Los pasos para una operacin de lectura y para una operacin de escritura son
los siguientes:
Despus de transferir cada dato, el controlador de DMA decrementa el registro
contador y actualiza el registro de direcciones de memoria con la direccin
donde tenemos que leer o almacenar el dato siguiente. Cuando el registro contador llega a cero, el controlador de DMA genera una peticin de interrupcin
para avisar al procesador de que se ha acabado la transferencia del bloque.
3)FinalizacindelaoperacindeE/S. Una vez el controlador de DMA enva
la peticin de interrupcin al procesador para informar de que se ha acabado la
transferencia del bloque de datos, el procesador ejecuta la RSI correspondiente
para acabar la operacin de E/S.
Cabe sealar que el controlador de DMA se debe dotar del hardware necesario
para que pueda generar la peticin de interrupcin segn el sistema de interrupciones que utiliza el procesador; por ejemplo, si utilizamos un sistema con
encadenamiento (daisy-chain), hemos de poder generar una INT, recibir una
INTA y la lgica para propagarla y un registro vector para identificarse.
58
4.4. Controlador de DMA en modo rfaga
Una manera de optimizar las operaciones de E/S por DMA consiste en

reducir el nmero de cesiones y recuperaciones del bus. Para hacerlo,
en lugar de solicitar y liberar el bus para cada dato que se tiene que
transferir, se solicita y se libera el bus para transferir un conjunto de
datos de manera consecutiva. Esta modalidad de transferencia se llama
modorfaga.
Para hacer la transferencia de este conjunto de datos, que denominamos rfaga, el controlador de DMA tiene que disponer de una memoria intermedia
(buffer), de modo que la transferencia de datos entre la memoria y el controlador de DMA se pueda hacer a la velocidad que permita la memoria y no quedando limitada a la velocidad del perifrico.
Este modo de funcionamiento no afecta a la programacin ni a la finalizacin
de la operacin de E/S descrita anteriormente, pero s que modifica la transferencia de datos.
El funcionamiento de la transferencia del bloque de datos es el siguiente: en el
caso de la lectura, cada vez que el mdulo de E/S tiene un dato disponible, el
controlador de DMA lo almacena en la memoria intermedia y decrementa el
registro contador. Cuando la memoria intermedia est llena o el contador ha
llegado a cero, solicita el bus. Una vez el procesador le cede el bus, escribe en
memoria todo el conjunto de datos almacenados en la memoria intermedia,
hace tantos accesos a memoria como datos tenemos y actualiza el registro de
direcciones de memoria en cada acceso. Al acabar la transferencia del conjunto
de datos, libera el bus.
En el caso de la escritura, el controlador de DMA solicita el bus y, cuando el
procesador cede el bus, el controlador de DMA lee un dato de la memoria, lo
almacena en la memoria intermedia, decrementa el registro contador y actualiza el registro de direcciones de memoria. Cuando la memoria intermedia est
llena o el contador ha llegado a cero, libera el bus. A continuacin transfiere
todo este conjunto de datos almacenados en la memoria intermedia al mdulo de E/S y espera para cada dato a que el mdulo de E/S est preparado.
Una vez acabada una rfaga, si el registro contador no ha llegado a cero, empieza la transferencia de una nueva rfaga.
59
4.5. Canales de E/S

Los canales de E/S son una mejora de los controladores de DMA. Pueden ejecutar instrucciones que leen directamente de memoria. Eso permite gestionar
con ms autonoma las operaciones de E/S y de esta manera se pueden controlar mltiples operaciones de E/S con dispositivos con una mnima intervencin del procesador.
Estos canales todava se pueden hacer ms complejos aadiendo una memoria
local propia que los convierte en procesadores especficos de E/S.
La programacin de la operacin de E/S por parte del procesador se realiza
escribiendo en memoria los datos y las instrucciones que necesita el canal de
E/S para gestionar toda la operacin de E/S. La informacin que se especifica
incluye el dispositivo al que tenemos que acceder, la operacin que se debe
realizar indicando el nivel de prioridad, la direccin del bloque de datos donde tenemos que leer o escribir los datos que se han de transferir, el tamao
del bloque de datos que se tienen que transferir, cmo se tiene que hacer el
tratamiento de errores y cmo se ha de informar al procesador del final de la
operacin de E/S.
Cuando se acaba la operacin de E/S, el canal de E/S informa al procesador de
que se ha acabado la transferencia y de posibles errores mediante la memoria.
Tambin se puede indicar el final de la transferencia mediante interrupciones.
Las dos configuraciones bsicas de canales de E/S son las siguientes:
Canalselector: est diseado para perifricos de alta velocidad de transferencia y solo permite una operacin de transferencia simultnea.
Canalmultiplexor: est diseado para perifricos ms lentos de transferencia y puede combinar la transferencia de bloques de datos de diferentes
dispositivos.
Las ventajas principales de los canales de E/S respecto a los controladores de

E/S son las siguientes:
Permiten controlar operaciones de E/S simultneas.
Se pueden programar mltiples operaciones de E/S sobre diferentes dispositivos o secuencias de operaciones sobre el mismo dispositivo, mientras
el canal de E/S efecta otras operaciones de E/S.
60
5. Comparacin de las tcnicas de E/S
Para analizar las prestaciones de un sistema de E/S, compararemos las diferentes tcnicas de E/S estudiadas y as profundizaremos un poco ms en el estudio
del funcionamiento de estas tcnicas, y tambin definiremos los parmetros
bsicos de una transferencia de E/S para determinar la dedicacin del procesador en cada una de las tcnicas de E/S.
Para realizar el anlisis de las prestaciones, consideramos que hacemos la transferencia de un bloque de datos entre un perifrico y el computador.
Ndatos = mbloque / mdato
Donde
mdato: tamao de un dato expresado en bytes. Entendemos dato como la

unidad bsica de transferencia.
mbloque: tamao del bloque de datos que queremos transferir entre el

computador y el perifrico expresado en bytes.
Ndatos: nmero de datos que forman el bloque que queremos transferir. Nos
indica tambin el nmero de transferencias que se tienen que hacer.
Perifrico
Primero hay que analizar cmo condiciona la transferencia de E/S el perifrico.
Para hacerlo definimos los parmetros siguientes:
vtransf: velocidad de transferencia media del perifrico expresada en bytes

por segundo.
tdato: tiempo de transferencia de un dato (entre el perifrico y el mdulo

de E/S) expresado en segundos.
tdato = mdato / vtransf
tlatencia: tiempo de latencia, tiempo que necesita el perifrico para iniciar la

primera transferencia expresado en segundos. En algunos perifricos este
tiempo puede ser significativo.
tbloque: tiempo de transferencia de los datos de todo el bloque (entre el

perifrico y el mdulo de E/S) expresado en segundos.
61
tbloque = tlatencia + (Ndatos tdato)
Definimos a continuacin los parmetros bsicos que determinan de alguna

manera la transferencia de datos en las diferentes tcnicas de E/S.
Procesador
tinst: tiempo medio de ejecucin de una instruccin expresado en segundos.
Busdelsistemaymemoria
tcesin: tiempo necesario para que el procesador haga la cesin del bus expresado en segundos.
trecup: tiempo necesario para que el procesador haga la recuperacin del

bus expresado en segundos.
tmem: tiempo medio para hacer una lectura o una escritura en la memoria
principal mediante el bus del sistema expresado en segundos.
TransferenciadeE/S
Tal como hemos definido anteriormente en una transferencia de E/S, la programacin y la finalizacin de la transferencia son pasos comunes a todas las
tcnicas de E/S y son responsabilidad del procesador. Hay que tener presente
que en E/S por DMA la programacin de la transferencia es estrictamente necesaria y tiene un peso ms importante que en el resto de las tcnicas.
tprog: tiempo necesario para hacer la programacin de la transferencia de

E/S expresado en segundos.
tfinal: tiempo necesario para hacer la finalizacin de la transferencia de E/

S expresado en segundos.
Estos tiempos se pueden calcular a partir del nmero de instrucciones que

hay que ejecutar para hacer la programacin (Nprog) o la finalizacin de la
transferencia (Nfinal), multiplicando el nmero de instrucciones necesarias por
el tiempo medio de ejecucin de una instruccin (tinst).
62
ttransf_dato: tiempo, expresado en segundos, que el procesador est ocupado

durante la transferencia de un dato con el mdulo de E/S o parado mientras el controlador de DMA hace la transferencia de un dato.
ttransf_bloque: tiempo, expresado en segundos, que el procesador est ocupado durante la transferencia de datos de todo el bloque con el mdulo de
E/S o parado mientras el DMA hace la transferencia de datos de todo el
bloque.
ttransf_bloque = Ndatos ttransf_dato
tcpu: tiempo que el procesador est ocupado o parado durante la transferencia de E/S expresado en segundos.
tcpu = tprog + ttransf_bloque + tfinal
Hasta ahora hemos analizado los parmetros bsicos que condicionan los pasos principales en una transferencia de E/S. A continuacin, veremos cmo
afectan las diferentes tcnicas de E/S al tiempo que el procesador est ocupado
o parado (ttransf_bloque y tcpu).
E/Sprogramada
Cuando utilizamos esta tcnica el procesador est dedicado el cien por cien
del tiempo a esta tarea; por lo tanto, no tiene tiempo para ejecutar otras instrucciones:
ttransf_dato = tdato
ttransf_bloque = tbloque
63
Cabe sealar que estos tiempos no dependen del nmero de instrucciones del
bucle de sincronizacin, ni del cdigo para hacer la transferencia del dato, sino
que solo dependen de la velocidad de transferencia del perifrico.
E/Sporinterrupciones
Cuando utilizamos E/S por interrupciones, la sincronizacin es responsabilidad del mdulo de E/S y el procesador solo es responsable de la operacin de
transferencia de los datos. La transferencia se realiza cuando llega la peticin
de interrupcin (INT) del mdulo de E/S y el procesador ejecuta la RSI para
atenderla.
Para determinar el tiempo que dedica el procesador a atender la transferencia
de un dato definimos los parmetros siguientes:
trec_int: tiempo que pasa desde que el procesador reconoce que hay una
peticin de interrupcin hasta que se puede iniciar la ejecucin de la RSI
expresado en segundos. Este tiempo incluye el reconocimiento de la interrupcin y la salvaguarda del estado del procesador.
trsi: tiempo de ejecucin de la RSI expresado en segundos. Este tiempo incluye inhibir las interrupciones si es necesario, guardar en la pila los registros que se pueden modificar, acceder al mdulo de E/S para hacer la
transferencia del dato, restaurar de la pila los registros, volver a habilitar
las interrupciones y hacer el retorno de interrupcin.
Nrsi: nmero de instrucciones de la RSI.
Tanto el tiempo de reconocimiento de la interrupcin y salvaguarda del estado

(trec_int) como el tiempo de ejecucin de la RSI (trsi) dependen de diferentes
factores que hay que tener en cuenta si se tienen que calcular.
De manera general decimos que:
trsi = Nrsi tinst
El tiempo total que el procesador est ocupado durante toda la transferencia

de E/S se puede calcular de la manera siguiente:
ttransf_dato = trec_int + trsit

transf_bloque
= Ndatos ttransf_dato
64
E/SporDMA
En esta tcnica de E/S se descarga el procesador de la responsabilidad de llevar
a cabo la transferencia de los datos. Esta responsabilidad se deja al controlador
de DMA. Este controlador hace la transferencia de los datos, pero para hacerlo
tiene que utilizar el bus del sistema con la tcnica del robo de ciclo.
Veamos cunto tiempo est ocupado o parado el procesador mientras dura la
transferencia de los datos. El procesador est ocupado durante la programacin
y la finalizacin de la transferencia y est parado mientras el controlador de
DMA utiliza el bus del sistema para hacer la transferencia de los datos. Para
hacerlo utilizamos los parmetros siguientes:
ttransf_dato = tcesin + tmem + trecup

ttransf_bloque = Ndatos ttransf_dato
E/SporDMAenmodorfaga
En este caso, se considera que la unidad de transferencia del DMA est formada
por un conjunto de datos. Cada vez que se solicita el bus, en lugar de transferir
un nico dato, se transfiere un conjunto de datos. Cada transferencia de un
conjunto de datos la denominamos rfaga. Esto se puede hacer si el controlador de DMA dispone de una memoria intermedia (buffer) para almacenar el
conjunto de datos que transferimos en cada rfaga.
Nrfaga: nmero de datos que forman una rfaga.
Si sabemos el tamao de la memoria intermedia, podemos obtener el nmero

de datos de la rfaga de la manera siguiente:
mbuffer: tamao de la memoria intermedia de datos expresada en bytes.
Nrfaga = mbuffer / mdato
El tiempo que el procesador est ocupado o parado durante la transferencia se

puede calcular de la manera siguiente:
ttransf_rfaga = tcesin + (Nrfaga tmem) + trecup

ttransf_bloque = (Ndatos / Nrfaga) ttransf_rfaga
65
Ocupacindelprocesador
Veamos cul es la proporcin de tiempo que el procesador dedica a la transferencia de E/S respecto al tiempo que tarda el perifrico en hacer toda la transferencia, esto es, el porcentaje de ocupacin del procesador.
Como el perifrico, salvo casos excepcionales, es ms lento que el procesador,
es el perifrico quien determina el tiempo necesario para hacer la transferencia
de un bloque de datos.
ttransf_bloque < tbloque
Considerando toda la transferencia de E/S:
%ocupacin = (tcpu 100) / tbloque
tdisp: tiempo que el procesador est libre para hacer otras tareas durante la
transferencia de E/S.
tdisp = tbloque tcpu
Ejemplo
Recordad
Hacemos una comparacin de las tres tcnicas de E/S utilizando datos concretos para
transferir un bloque de datos.
Submltiplos de la unidad de
tiempo (segundos):
-3
10 : mili (m)
Definimos primero los parmetros bsicos de esta transferencia:
-6
10 : micro (m)
mdato
mbloque
tamao del dato (bus de datos y registros)

tamao del bloque que se quiere transferir
4 Bytes
1 MByte
Procesador:
-9
10 : nano (n)
-12
10 : pico (p)
Mltiplos de las unidades de
datos (bits o bytes).
10
2 : kilo (K)
20
tinst
tiempo de ejecucin de las instrucciones

Frecuencia del reloj del procesador
Ciclos de reloj para ejecutar una instruccin
16 ns
125 MHz
2
Bus del sistema y memoria:

tcesin
trecup
tmem
Perifrico:
tiempo para ceder el bus

tiempo para liberar el bus
tiempo de lectura/escritura en memoria
2 : mega (M)
30
2 : giga (G)
40
2 : tera (T)
Frecuencia
2 ns
2 ns
4 ns
La frecuencia nos indica el nmero de ciclos de reloj por segundo. Calculando la inversa
de la frecuencia obtenemos el
tiempo de un ciclo de reloj del
procesador.
tciclo = 1/frecuencia
66
velocidad de transferencia
latencia
vtransf
tlatencia
10 MBytes/s
7 ms
TcnicasdeE/S
E/S programada:
programar la transferencia
finalizar la transferencia
Nprog
Nfinal
2 instrucciones
0 instrucciones
E/S por interrupciones:

tiempo de reconocimiento de la interrupcin
nmero de instrucciones de la RSI:
Nprog
Nfinal
trec_int
Nrsi
5 instrucciones
1 instruccin
48 ns
12 instrucciones
E/S por DMA:

tamao de la memoria interna en modo rfaga
Nprog
Nfinal
mbuffer
15 instrucciones
15 instrucciones
16 Bytes
Calculamos el nmero de datos que forman el bloque que queremos transferir, que nos
indica tambin el nmero de transferencias que se tienen que hacer.
Ndatos = mbloque / mdato = 220/4
Calculamos el tiempo de transferencia de un dato y a partir de esta el tiempo de transferir
un bloque.
vtransf
tdato
tlatencia
tbloque
10 MBytes/s
mdato / vtransf
7 ms
tlatencia + (Ndatos tdato)
20
10 2
Bytes/s
20
4 / 10 2
0,007 s
20
20
0,007 + (2 /4) (4/10 2 ) = 0,007 + 0,1 = 0,107

s
Ahora analizamos los tiempos de transferencia para cada una de las tcnicas de E/S.
E/S programada:
tprog
tfinal
ttransf_dato
ttransf_bloque
tcpu
Nprog tinst
Nfinal tinst
tdato
tbloque = 0,107 s
32 ns + 107.000.000 ns + 0 ns
E/S por interrupciones:
2 16 ns = 32 ns
0 16 ns = 0 ns
20
4 / 10 2 B
107.000.000 ns
107.000.032 ns = 107 ms
67
tprog
tfinal
trsi
ttransf_dato
ttransf_bloque
tcpu
Nprog tinst
Nfinal tinst
Nrsi tinst
trec_int + trsi
Ndades ttransf_dada
tprog + ttransf_bloc + tfinal
5 16 ns = 80 ns
1 16 ns = 16 ns
12 16 ns = 192 ns
48 ns + 192 ns = 240 ns
20
20
(2 / 4) 240 ns = 2 60 ns = 62.914.560 ns
80 ns + 62.914.560 ns + 16 ns = 62.914.656 ns
= 62,9 ms
E/S por DMA:

tprog
tfinal
ttransf_dato
ttransf_bloque
tcpu
Nprog tinst
Nfinal tinst
tcesin + tmem + trecup
Ndatos ttransf_dato
tprog + ttransf_bloque + tfinal
15 16 ns = 240 ns
15 16 ns = 240 ns
2 ns + 4 ns + 2 ns = 8 ns
20
(2
20
/ 4) 8 ns = 22
20
240 ns + 22
2,09 ms
ns
ns + 240 ns = 2.097.632 ns =
E/S por DMA en modo rfaga:

Nrfaga
ttransf_rfaga
ttransf_bloque
tcpu
mbuffer / mdato
tcesin + (Nrfaga tmem) + trecup
(Ndatos / Nrfaga) ttransf_rfaga
tprog + ttransf_bloque + tfinal
16 Bytes / 4 Bytes = 4
2 ns + (4 4 ns) + 2 ns = 20 ns
20
16
((2 / 4) / 4) 20 ns = 2 20 ns = 1.310.720
ns
240 ns + 1.310.720 ns + 240 ns = 1.311.200
ns = 1,31 ms
Comparamos el tiempo de ocupacin del procesador en cada una de las tcnicas de E/S.
Perifrico:
tbloque
%ocupacin
tdisp
107 ms
(tcpu 100) / tbloque
tbloque tcpu
E/S programada
E/S por interrupciones
E/S por DMA
E/S por DMA en modo rfaga
tcpu
107 ms
62,9 ms
2,09 ms
1,31 ms
%ocupacin
100%
58,78%
1,95%
1,22%
tdisp
0 ms
44,1 ms
104,91 ms
105,69 ms
68
Resumen
En este mdulo se han explicado en primer lugar los aspectos bsicos del sistema de E/S de un computador. La estructura del sistema de E/S est formada
por los perifricos, los mdulos de E/S y los sistemas de interconexin externos como elementos principales.
A continuacin se han descrito las fases que componen una operacin bsica
de E/S.
1) Programacin de la operacin de E/S.
2) Transferencia de datos.
3) Finalizacin de la operacin de E/S.
Para hacer la transferencia de datos se han descrito las principales tcnicas de
E/S:
E/S programada.
E/S por interrupciones.
E/S por DMA.
69
Para cada una de estas tcnicas se ha explicado el hardware necesario, cmo

funciona la transferencia de un dato individual y de un bloque entre el computador y un perifrico, y tambin cmo se debe gestionar la transferencia cuando tenemos ms de un perifrico conectado al computador y se han de gestionar simultneamente mltiples transferencias, en cuyo caso los problemas
principales que hay que resolver son la identificacin del perifrico con el que
se ha de realizar la transferencia y la gestin de prioridades.
Finalmente, se ha hecho una comparacin de las diferentes tcnicas de E/S
para analizar las prestaciones de un sistema de E/S y de esta manera profundizar un poco ms en el funcionamiento de estas tcnicas.

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Sistema de

Aspectos bsicos del E/S...................................................................

Mdulos de E/S ..............................................................

Sistemas de interconexin externos ..............................

Mapa de memoria e instrucciones de E/S ......................

Operacin de E/S .........................................................................

Programacin de la operacin de E/S ............................

Transferencia de datos ...................................................

Finalizacin de la operacin de E/S ...............................

Gestin de mltiples dispositivos ...............................................

Tcnicas de E/S ............................................................................

Gestin de mltiples dispositivos ...............................................

E/S con interrupciones.....................................................................

Gestin de una interrupcin con un nico mdulo de E/S ........

Gestin de interrupciones con mltiples mdulos de E/S ..........

Sistema con una nica lnea de peticin de interrupcin ..........

Sistema con una lnea de peticin de interrupcin y una

Interrupciones vectorizadas ...........................................

Sistema con lneas independientes de peticin de

Sistema con controladores de interrupciones .............................

E/S con acceso directo a memoria................................................

Acceso concurrente a memoria ...................................................

Operacin de E/S con acceso directo a memoria ........................

Controladores de DMA ...............................................................

Formas de conexin de los controladores de DMA .......

Operacin de E/S mediante un controlador de DMA ....

Controlador de DMA en modo rfaga ........................................

Canales de E/S .............................................................................

Comparacin de las tcnicas de E/S.............................................

Estructura del sistema de E/S del computador ............................

Dada la gran variedad de perifricos, es necesario dedicar un hardware y un

1. Conocer los aspectos bsicos del sistema de E/S de un computador.

1. Aspectos bsicos del E/S

Cuando hablamos de E/S de informacin entre un computador y un

De manera ms concreta, toda operacin de E/S que se lleva a cabo entre el

La diferencia de velocidad entre s, en la que, salvo casos excepcionales, el

los mdulos de E/S,

los sistemas de interconexin externos y

el mapa de memoria e instrucciones de E/S.

A continuacin haremos una breve descripcin de estos elementos y de cmo

La clasificacin ms habitual es la siguiente:

Para la interaccin con humanos:

La cantidad de informacin que puede enviar o recibir el perifrico por

Un mdulo de E/S es un controlador de uno o varios perifricos que

Del mdulo de E/S distinguimos tres partes bsicas:

La forma de comunicacin entre el mdulo de E/S y el perifrico es especfica

Conexin punto a punto entre el mdulo de E/S y el perifrico

Conexin multipunto entre el mdulo de E/S y el perifrico

Para gestionar la comunicacin entre el procesador y el mdulo de E/S son

1.1.3. Sistemas de interconexin externos

Desde el punto de vista del sistema de E/S, el busdelsistema nos permite la

Puntoapunto/multipunto: una interconexin punto a punto tiene un

de un enlace compartido entre diferentes perifricos y el mdulo de E/S,

Arbitraje centralizado y distribuido: es centralizado cuando un nico

Tiposdeoperacionesdelectura/escritura: diferentes maneras de hacer

Esquemadedireccionamiento: hay dos tipos bsicos: el direccionamiento

1.1.4. Mapa de memoria e instrucciones de E/S

2)MapaindependientedeE/S. Hay distincin entre direcciones de memoria

Ejemplo de mapa independiente

1.2.1. Programacin de la operacin de E/S

La programacin de la operacin de E/S es el proceso para indicar al

Esta programacin consiste en ejecutar un pequeo conjunto de instrucciones

3) La lgica del mdulo se encarga de identificar la operacin que tiene que