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CONVERTIDORES DAC Y ADC

CONVERTIDORES ADC

A. Conversor de aproximaciones sucesivas


(escalera)
En la figura 45 se muestra la estructura de un
conversor analgico-digital de aproximaciones
sucesivas, uno de los ms utilizados en la
actualidad pues permite una considerable
velocidad de conversin y resolucin alta a un
bajo costo. La estructura es similar a la de los
casos anteriores, pero reemplazando el contador
por un registro de aproximaciones sucesivas.

Figura 45. Esquema de un conversor analgicodigital de aproximaciones sucesivas.


El funcionamiento, ejemplificado en la figura 46,
es el siguiente. Al dar una seal de inicio de la
conversin, el registro aplica un 1 en el MSB (bit
n) del conversor D/A y 0 en el resto de los bits. La
salida del D/A ante dicho cdigo (1000...0) s ubica
en la mitad de la escala (Vref / 2). Si vi Vref / 2,
el MSB queda fijado definitivamente en 1. Si, por
el contrario, vi < Vref / 2, el MSB vuelve a 0. En
el paso siguiente, con indepedencia del valor
fijado previamente para el MSB (bit n), el bit n
1 es llevado a 1. Nuevamente, si vi supera el valor
que ante ese cdigo (x100...0) genera el conversor
D/A, el 1 se conserva; de lo contrario, vuelve a 0.
En el tercer paso se procede de igual manera: se
lleva el bit n 2 a 1 y se compara la entrada con
la salida del D/A ante ese cdigo (xx10...0) y,
segn el resultado, se conserva el 1 o se lo lleva a
0. El proceso contina hasta que se llega al LSB
(bit 1). Una vez decidido el valor de ste, queda
concluida la conversin. Con este tipo de
conversor el tiempo de conversin es de n ciclos

de reloj, en lugar de 2n (o an mayor) como en los


otros casos. Adems de la velocidad, resulta
importante el hecho de que en k ciclos de reloj (k
n) quedan garantizados los k bits ms
significativos. lo cual permite utilizar un mismo
conversor con mayor velocidad si no se requiere
la mxima resolucin. Es importante observar
que, a diferencia del conversor de balance
continuo o el flash, en este caso se requiere que la
entrada se mantenga rigurosamente constante, de
lo contrario podran producirse errores muy
groseros. En efecto, una vez que los bits ms
significativos han quedado fijados, ya no es
posible cambiarlos hasta la prxima conversin,
por lo cual el proceso contina buscando la mejor
aproximacin que sea posible con los restantes
bits. Por esta razn se requiere un sample and hold
a la entrada.

Figura 46. Ejemplo del proceso de acercamiento


al valor final en un conversor analgico-digital de
aproximaciones sucesivas de 4 bits. Los dgitos en
negrita representan los que en cada etapa han
quedado estabilizados.
(Miyara, 2004, pgs. 32-33)
B. Conversores Rampa y Doble Rampa
1) Conversor de simple rampa
En este tipo de conversores se utiliza un
integrador con un capacitor que se carga a
pendiente constante hasta alcanzar la tensin a
convertir, instante en que cesa la integracin. El
tiempo requerido es proporcional a la tensin de
entrada, y puede medirse con un contador que
cuente ciclos de un reloj. En la figura 37 se
muestra un esquema correspondiente a este tipo de
conversor.

integrador para dos valores de vi. La pendiente p1


de la primera rampa es proporcional a vi. La de la
segunda rampa es fija.
La conversin se realiza contando pulsos de reloj
durante el tiempo de descarga del integrador hasta
que ste retorna a 0. En general, el tiempo fijo T
es:

Figura 37. Esquema de un conversor analgico


digital de ranpa simple.

y se toman las pendientes como p1 = vi / RC y p2


= Vref / RC. En la figura 39 se muestra un circuito
que realiza esta funcin.

El integrador comienza a integrar la tensin


VREF, obtenindose

Mientras v1 < vi el comparador est alto,


permitiendo que los pulsos del oscilador pasen a
la entrada de reloj de un contador. Cuando V1
Vi ,el comparador conmuta, inhibiendo los pulsos
de reloj. El contador queda entonces con su cuenta
retenida. Dicho valor es

donde [] es la parte entera del argumento.


Eligiendo fckRC = 2n se obtiene un conversor de
n bits.

Figura 39. Esquema de un conversor analgico


digital de doble rampa.
El ciclo comienza cuando se resetean,
simultnemente, el contador y el flip-flop FF.
Entonces la llave LL conecta la tensin vi, por lo
tanto a la salida del integrador tenemos

2) Conversor de doble rampa


Este esquema permite independizarse de la
precisin de fck, R y C. La conversin de hace en
dos etapas. En la primera se realiza una
integracin de la tensin de entrada durante un
tiempo fijo, y en la segunda se produce la
descarga, con pendiente fija, durante un tiempo
que depende de la cantidad de carga acumulada.

Dado que inicialmente vC(0) < 0, la salida del


comparador es baja, inhibiendo los pulsos del
reloj. Cuando vC(t) pasa por 0 se habilita el reloj,
y el contador cuenta hasta llegar al mximo valor
(11...1), luego de lo cual el MSB pasa nuevamente
a 0, haciendo conmutar el flip-flop. El tiempo
total transcurrido es

donde fck es la frecuencia de los pulsos del reloj.


Al cabo de este tiempo tenemos

Luego la llave LL conmuta, pasando a integrar


Vref. Entonces
Figura 38. Operacin de un conversor analgicodigital de doble rampa. Se muestra la salida del

El conteo prosigue hasta que vC(t) = 0, por lo


tanto

de manera que, con el mismo razonamiento


anterior, se tiene

La cuenta alcanzada ser D = [(t T)fck], donde


[] es la parte entera. Finalmente,

Este valor no depende ni de RC ni de la


frecuencia, del reloj, en tanto ambos valores se
mantengan constantes durante ambas rampas. El
rango mximo de entrada es 0 vi < Vref.
En la figura 40 se resume la operacin durante el
ciclo de conversin.

Figura 41. Esquema de un conversor analgicodigital bipolar de doble rampa. La conversin se


obtiene en complemento a 2.
Por ejemplo, si vi = Vref / 2, resulta D = 0; si vi
= 0, D = 2n-1; y si vi Vref / 2, D = 2n 1. Se
obtiene el resultado en cdigo binario desplazado.
Negando el MSB se obtiene en complemento a 2.
(Miyara, 2004, pgs. 25-29)
C. Conversor Integrador

Figura 40. Diagramas temporales de la evolucin


del ciclo de conversin de un conversor analgico
digital de doble rampa.
Es
posible
transformar
este
conversor,
originalmente unipolar, en bipolar, para lo cual
basta desplazar la entrada, sustituyendo el
amplificador de entrada por un sumador, como se
muestra en la figura 41 (en este caso el resultado
se presenta en complemento a 2). Al cabo de 2n
cuentas tendremos

El circuito bsico ADC integrador consiste en un


integrador , un conmutador para seleccionar entre
la tensin a medir y la tensin de referencia , un
temporizador que determina el tiempo de integrar
lo desconocido y las medidas de cunto tiempo
tom la integracin de referencia , un comparador
para detectar el cruce por cero , y un controlador .
Dependiendo de la implementacin , un
interruptor puede estar presente tambin en
paralelo con el condensador integrador para
permitir que el integrador se restablezca ( por
descargar el condensador integrador ) . Los
interruptores sern controlados elctricamente por
medio de controlador del convertidor ( una lgica
de control o microprocesador dedicado ) . Las
entradas al controlador incluyen un reloj (utilizado
para medir el tiempo ) y la salida de un
comparador utilizado para detectar cuando la
salida del integrador llega a cero.

periodo abajo ser igual a cero, tenemos las


siguientes dos ecuaciones que cubren la salida del
integrador durante las dos fases de la conversin:

Figura 66. Integrador bsico de un doble


pendiente con ADC de integracin. El
comparador, el temporizador, y el controlador no
se muestran.
.
La conversin se realiza en dos fases: la fase de
calentamiento , donde la entrada al integrador es
la tensin a medir, y la fase de decadencia , donde
la entrada al integrador es un voltaje de referencia
conocido . Durante la fase de calentamiento , el
conmutador selecciona el voltaje medido como la
entrada al integrador . La rampa le permite al
integrador por un perodo fijo de tiempo, cargar y
construir en el condensador un integrador .
Durante la fase de carrera hacia abajo , el
interruptor selecciona la tensin de referencia
como la entrada al integrador . El tiempo que le
toma a la salida del integrador volver a cero se
mide durante esta fase.
A fin de que la tensin de referencia a la rampa de
la tensin del integrador hacia abajo , la tensin de
referencia tiene que tener una polaridad opuesta a
la de la tensin de entrada . En la mayora de los
casos , para tensiones de entrada positivos , esto
significa que la tensin de referencia ser negativa
. Para manejar tensiones de entrada positivas y
negativas , se requiere un voltaje de referencia
positivo y negativo . La seleccin cual referencia
utilizar durante la fase de carrera hacia abajo se
basara en la polaridad de la salida del integrador
al final de la fase de calentamiento . Es decir, si la
salida del integrador arrijo datos negativos al final
de la fase de calentamiento , se requiere una
tensin de referencia negativa . Si la salida del
integrador harrojo datos positivos , se requiere una
tensin de referencia positiva .
La ecuacin bsica para la salida del integrador
(suponiendo una entrada constante ) es :

Suponiendo que la tensin del integrador inicial al


comienzo de cada conversin es cero y que la
tensin del integrador en el final de la carrera

Las dos ecuaciones se pueden combinar y resolver


para Vin, el voltaje de entrada desconocido es:

Figura 67. Tensin de salida del integrador en una


base de doble pendiente, ADC de integracin.
Tenga en cuenta que en la figura 67 , el voltaje se
muestra como subir durante la fase de
calentamiento y hacia abajo durante la fase de
decadencia . En realidad, debido a que el
integrador utiliza el amplificador operacional en
una configuracin de retroalimentacin negativa,
la aplicacin de un positivo Vin har que la salida
del integrador para bajar. El arriba y abajo se
refieren con mayor precisin en el proceso de
aadir carga al capacitor integrador durante la fase
de calentamiento y la eliminacin de carga
durante la fase de decadencia.
La resolucin de la integracin de doble pendiente
ADC est determinada principalmente por la
longitud del perodo de carrera hacia abajo y por
la resolucin de la medicin del tiempo ( es decir ,
la frecuencia de reloj del controlador ) . La
resolucin requerida (en nmero de bits)
determina la duracin mnima del perodo de
decadencia para una entrada a gran escala (Vin=Vref).

grande de bits, de esta forma el resultado obtenido


ser ms exacto.
(Aguirre & Abadie, 2013)
Durante la medicin de una entrada a gran escala,
la pendiente de la salida del integrador ser la
misma durante la subida y la fase de bajada. Esto
tambin implica que el tiempo del perodo previo
y el perodo de decadencia ser igual (tu = td) y
que el tiempo total de medicin ser 2td. Por lo
tanto, el tiempo total de medicin para una entrada
a gran escala se basa en la resolucin deseada y la
frecuencia de reloj del controlador:
(Coughlin, 1993)
D. Ventajas y desventajas entre tipo de
conversores A-D
1) Tipo Flash
La ventaja de este tipo de conversores es que la
conversin es prcticamente en tiempo real, salvo
el tiempo de conmutacin de los comparadores y
la lgica. La desventaja es que cuando la
resolucin es alta requiere una gran cantidad de
comparadores, cuyo offset debe ser menor que 1
LSB. Adems, las capacidades de entrada se
suman, lo cual atenta contra las altas velocidades
que augura el mtodo de conversin. En los casos
de resoluciones altas, la conversin se suele
realizar en dos etapas, es decir que se usa la mitad
de comparadores y en la segunda etapa se les
agrega una tensin de referencia que los desplaza.
En este caso se utilizan circuitos lgicos
secuenciales1.
(Miyara, 2004, pg. 24)
2) Tipo Escalera
Una ventaja es la velocidad de respuesta de este
conversor, por el mecanismo del mtodo. La
velocidad de conversin es bastante buena
comparado con otros conversores. Otra ventaja
apreciable es que este conversor no depende de la
amplitud de la seal analoga, el tiempo es
independiente y constante. Este mtodo puede
proveer buena exactitud si se considera un nmero

1 Otro inconveniente bastante interesante, es


la cantidad de comparadores y por supuesto el
rea que ocupan, punto clave en el diseo de
circuitos integrados.
http://www.iberchip.net/VII/cdnav/pdf/34.pdf

3) Tipo Rampa y Doble Rampa


El circuito Rampa simple tiene al menos dos
inconvenientes: la exactitud depende de fck; y
tambin depende de R y de C, requiriendo
componentes no slo de bajas tolerancias sino
tambin de bajas derivas trmicas.
Una desventaja inherente al tipo de circuitos
Coble Rampa, es que el tiempo de conversin es
elevado. Podra disminuirse reduciendo RC y
aumentando la frecuencia de los pulsos del reloj,
pero ello no es conveniente. porque si se reduce R
aumentan los errores debidos a la cada en la
resistencia no nula de la llave, y si se reduce C
aumentan los errores debidos a las corrientes
parsitas.
(Miyara, 2004, pg. 29)
4) Tipo Integrador
La ms clara desventaja y ventaja del conversor
con integrador, radica en la relacin entre la
resolucin deseada y la frecuencia de muestreo
mxima permitida.
Si se requiere una resolucin de 16 bits con un
reloj del controlador de 10 MHz, el tiempo de
medicin ser 13,1 milisegundos (o una tasa de
muestreo de slo 76 muestras por segundo). Sin
embargo, el tiempo de muestreo puede ser
mejorado al sacrificar la resolucin. Si el requisito
de resolucin se reduce a 10 bits, el tiempo de
medicin tambin se reduce a slo 0,2
milisegundos (casi 4900 muestras por segundo).
(Coughlin, 1993)
II

REFERENCIAS

Aguirre, S., & Abadie, I. (2013).


Conversor Analgico-Digital
por aproximaciones
sucesivas. Recuperado el 20
de 10 de 2013, de
https://eva.fing.edu.uy/plugin
file.php/66127/mod_folder/co
ntent/0/Monografias_2013/AD
C_SAR.pdf?forcedownload=1

Coughlin, R. F. (19 de 10 de 1993).


Amplificadores Operacionales
y Circuitos Integrados
Lineales. Mxico: Prentice Hall
Hispanoamerica S.A.
Miyara, F. (2004). Universidad
Nacional de Rosario Facultad

de Ciencias Exactas,
Ingeniera y Agrimensura.
Recuperado el 21 de 10 de
2013, de
http://www.fceia.unr.edu.ar/en
ica3/da-ad.pdf