Deparrtamento de Ingeniera Elctrica

a y Electrn
nica
Labo
oratorio de Ingeniera
a Elctrica y Electrnic
ca
Gesttin Admin
nistrativa de
e las Prcticas de Lab
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os

Gua de las Prctica

as de Labo
oratorio

Fecha: 1 de Julio de 2015

Cd
digo: FOR-GAPL
LA-GPL

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INFORMA
ACIN BS
SICA
N
Nombre
del C
Curso

Fe
echa de dilig
genciamientto(dd/mm/aaaa)

Sec
ccin(es)

[IELE3220]
Nombre de
e la
prctica
a:

16/07/2015

1,2

Profesor(e
es):

Lenguaje
es de descripcin de ha
ardware
dy Enrique
Fred
Quijjano

Segura

Asisten
nte(es)
Graduad
do(s):

Perriodo
acad
dmico
201
15-02
4

Prctiica
No.:
C
CASTRO LA
ANCHEROS ANGEL
A
ALBERTO

Semana de la
a prctica (1-16)

Vers
sin de la
gua

Nomenclatura
a del espaciio a utilizar

7
7-8

2.0

ML004

CONTENID
DO DE LA G
GUA

Objetivos
Evalu
uar las habilidades para el diseo de
e sistemas e
electrnicos digitales usa
ando el leng
guaje de
descrripcin de hardware verilo
og a nivel de comportamie
el de compue
erta.
ento y a nive
Procedimiento de lla prctica d
de laboratoriio

el diseo de una
u unidad a
aritmtica lg
gica ALU med
diante el leng
guaje de desscripcin
En esta gua sse propone e
avioral level: Eldiseador,,msquedefiinirlaestructu
ura,defineelccomportamien
ntodeldiseo
o).
Verilog (Beha
el diseo de un circuito ccombinaciona
al en Verilog (Gate levell: Corresponde a unadescrripcin a
Se propone e
diseo,tambindenominad
damodeloesstructural.Eld
diseadordesscribeeldise
omedianteeelusode
baajoniveldeld
prrimitivaslgiccas(AND,OR, NOT,etc...),cconexioneslggicasyaadieendolaspropiedadesdetieempodelasdiiferentes
prrimitivas)

1. Abrir un proyecto nuevo y asig

gnarle un no
ombre que debe coincidirr con el nom
mbre del arch
hivo que
d superior
usen ccomo entidad

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File > New

En la ventana que aparece
e, selecciona
an Verilog HD
DL File > Ok

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Seeabreunscrriptparaescrribirelcdigo
odelprogram
maquedeseeenrealizar.EEnestaguaseproponed
disear
un
naunidadarritmticalgiicaALU,conelfindeintrroducirlosop
peradoresaritmticosyl
gicosusado
osenel
leenguajeVerilog.

ounacajaneegra,cuyasen
ntradasson:Dosnmero
osbinariosdee3bits(ayb
b),un
LaaALUsepueedevercomo
seelector(sel)d
de4bitsyun
nasealdeeenablequehabilitaelcirrcuito.Elcirccuitosolotieneunasalidaade6
biits.
a
a2 a1 a0

b
b2 b1 b0

quesefijeenelselector(015,endeccimal)lasalid
dadelcircuito
oserunadeelas
Dependiendoelnmeroq
osiblesoperaacionesaritm
mticasolgicasquesep
puedenrealizzarenellengguajeVeriloggparanmerrosde
po
m
msdeunbit.

modelaelfun
ncionamiento
odelcircuito
osemuestraacontinuaciin:
Laatablaquem

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INPUTS

OUTP
PUTS

S3 S2 S1 S0

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

OU
UT

a++b
ab
a//b
a%
%b
a<<<2
4d15
(a/2)++(b/2)
~a
a
a&
&b
(a**2)(b**2)
a||b
a^^b
a>>>1
a**b
a**2
b**2

Acontinuacinescribenelcdigoquesemuestraeenlasiguientteimagen,

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Guardanelproyecto.Lueggoasignanelarchivocom
moentidaddeenivelsuperrioreinicianlacompilaci
n
omosemuesstra:
co

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omoelarchivoyaesdettipoverilogn
noesnecesarrialaconverssinqueserrealizabaantesa.v
Co

nelarchivop
parasimularlo
o.
AbrenelprogramaModelSSimycargan

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En
nmodelsimaalseleccionaarlapestaainferiorProject,lesdebeemostrarlassiguienteven
ntanaconel
arrchivo.v

o.vycompileeall.
Clickderechoenelarchivo

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Lu
uegoenLibraary,work,ap
parecerelarchivoparassimular.ClickkderechoSim
mulateyaparecelaventaanade
simulacin.

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Aggregantodasslassealesyforzanaybaunvalorespecfico.P
Paraelselectordesplieganlosbitsyfo
orzan
caadaunodeeestosaunaseealdeclockk.

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Analizzarlasimulacinyverificcartodaslasoperacionesaritmticasylgicas.
Mostrarlasimulacinmnimo
oparatresvaaloresdistinto
osdeayb.
Modifiqueelproggrama,deforrmatalqueeelcircuitocomocajanegrrarecibaunaaentradaadicional
nable.Cuandoenableseaaiguala1,deebetenerelm
mismofuncio
onamientoaanterior.Cuando
deen
enablleseaigualaacero,elcircuitonohaceenada.

2. Enelllenguajeded
descripcind
dehardwareVerilog,escrribaelsiguientecdigo:

HagalasimulacinenModelSSim(tengaen
ncuentaqueCeselbitdeentradamssignificativvo,es
A])ydetermineculeslafuncindelcircuito.
decir::input=[CBA
Escrib
baexplcitam
mentecadaunadelassaliidascmoun
nafuncinl
gicadelasvariablesdeeentrada.
Escrib
baunprogramaenVerilo
og(anivelbeehavioral),qu
uetengaelm
mismocompo
ortamiento.

3. Trabajjocomplemeentario(inclu
uirenelinformedelaborratorio)
a. Daada la inforrmacin sobre cmo creear un testb
bench (ejem
mplo mostrad
do a continuacin),
deesarrolleunTTestBenchparalosdise
ospresentad
dos.
b. Deebeentregarrlasimulaci
nbajolospaarmetrosexxigidosparaleentrega.
Creacin de un
u TestBenc
ch usando le
enguaje Verrilog.
C
o propsito la verificaci
n de un diiseo de sisstemas digitales genera
ando los
Un TestBech tiene como
a. El anlisis se puede realizar usando la
esstmulos parra con ello obtener las respuestas del sistema
pllataforma de simulacin M
MODELSIM. El Testbencch es descritto usando un
n lenguaje HD
DL, con la differencia
qu
ue este no ess sintetizado ni es tenido en cuenta para la definiccin del circu
uito digital ressultante.

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ales que pue

eden ser ge
eneradas dessde el Testb
bench son Se
eal de relojj, seal snccronas y
Tipos de sea
eales asncronas.
se
Para poder en
ntender la estructura de u
un TestBench
h, se debe te
ener siempre en cuenta el diseo al cu
ual se le
de
esea realiza
ar esta prue
eba. Para esste ejercicio
o de ejemplo
o, se realiza
ar el banco de prueba
as a la
de
escripcin de
e una compuerta lgica AND de do
os entradas, cuyos nomb
bres de entra
adas son A y B. La
sa
alida recibe e
el nombre de
eY
D
Descripcin
e
en Verilog de
e compuerta lgica AND de dos entra
adas
m
module

Log
gicAND2 (ooutput outpput_Y,inputt input_A, input inpuut_B);

r
reg
outAND;
;
always@(*)
a
b
begin
outA
AND=input_A
A & input_B;
e
end
a
assign
outp
put_Y=outAN
ND;
e
endmodule

T
TestBench
p
para banco de
e pruebas de
e compuerta lgica AND de
d dos entradas dado anteriormente
// Base de tiempo par
/
ra simulaci
in
`
`timescale
1ns / 1ns
// Inicia d
/
descripcin
n de TestBe
ench
m
module
Logi
icAND2_test
tbench;
// Declarac
/
cin de ent
tradas (sie
empre son d
de tipo reg
g )
r
reg
tb_i
input_A ;
r
reg
tb_i
input_B ;
// Declarac
/
cin de Sal
lidas (siem
mpre son de
e tipo wire
e)
w
wire
tb_o
output_Y ;
/ Referenc
//
cia a Insta
ancia de m
mdulo veri
ilog que se
e desea pon
ner a prueba
L
LogicAND2
2
// Lo
ogicAND2 d
debe ser el mismo nomb
bre del md
dulo en ver
rilog de
d
descripcin
n de circui
ito
DUT (
// DU
UT es un nombre
n
arbi
itrario
// Define l
/
las conexio
ones intern
na para el TestBench. Los nombr
re con punto (.) deben
n ser
l
los
mismos que los da
ados a las seales en
n el archiv
vo verilog de descripcin de
c
circuito.
L
Los nombres
s con (tb_) son arbit
trarios y s
se recomien
nda darle un nombre
s
similar
a l
los usados en la desc
cripcin de
e circuito.
.outp
put_Y(tb_ou
utput_Y ) ,
.inpu
ut_A (tb_in
nput_A ) ,
.inpu
ut_B (tb_in
nput_B ) );
;

// Excitaci
/
in asncro
ona de Entr
rada A
i
initial
begin
tb_
_input_A = 1'b0 ;
// Forza
ar entrada A valor 0

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# 1
100
tb_
_input_A
# 1
100
tb_
_input_A
# 1
100
tb_
_input_A
# 1
100 ;

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// Es
spera de 10
00ns
;
// Forza
ar entrada A valor 0
// Es
spera de 10
00ns
= 1'b1 ; // Forzar en
ntrada A va
alor 1
// Esper
ra de 100ns
= 1'b1 ; // Forzar en
ntrada A va
alor 1
// Es
spera de 10
00ns
= 1'b0

end
// Excitaci
/
in asncro
ona de Entr
rada B
i
initial
begin
tb_
_input_B = 1'b0 ;
// Forza
ar entrada B valor 0
# 1
100
// Es
spera de 10
00ns
tb_
_input_B = 1'b1 ;
// Forza
ar entrada B valor 1
# 1
100
// Es
spera de 10
00ns
tb_
_input_B = 1'b0 ; // Forzar en
ntrada B va
alor 0
# 1
100
// Esper
ra de 100ns
tb_
_input_B = 1'b1 ; // Forzar en
ntrada B va
alor 1
# 1
100 ;
// Es
spera de 10
00ns
end
// Define
e parada de
e simulaci
n a 500ns
initial
#500
0 $stop;
e
endmodule
/
// Finaliza
a descripci
in de mdu
ulo Verilog
g

Para un TestB
Bench es imp
portante tene
er en cuenta:
Deben coincidir la
as instancias del TestBench y el archivvo que descrribe el diseo
o digital.
o archivo con
n extensin ..v ya se est
utilizando le
enguaje verillog para
El TestBech es grrabado como
descrribir el banco de pruebas..
El TesstBech debe
e ser importad
do y compila
ado por el sim
mulador (Mod
delSim).

u anlisis que
e se debe entregar:
Ejjemplo de la imagen y su

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Verrsin: 2.0

debe realizarr en el horario

o de laborato
orio y entrega
arse al finalizzar el mismo..
El trabajo se d
El soporte so
obre uso de
e software Q
QUARTUS y MODELSIM
M se realizarra sobre pla
ataforma Wiindows.
Usuarios de Linux
L
deben
n desarrollarr bajo su res
sponsabilida
ad.
C
Conclusiones
s:

________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________

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____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____
________________________________________________________________________________________________
____

Refferencias
[1]. Altera
a Corporation
n. (2008). Quartus II Introd
duction Using
g Schematic Design. Alte
era Corporation.
[2]. Prezz, E. M., Mandado, E., & M
Mandado, Y. (2007). Siste
emas electr
nicos digitale
es. Marcomb
bo.

CRITER
RIOS DE EV
VALUACIN
N (SI APLIC
CA)
Criterio no.
n

Criterio

De
escripcin

% notta de la
pr
ctica

Actitud
y Desarro
ollo de pr
ctica bajo
o lineamien
ntos 20
cum
mplimiento
establecidos.
de n
normas.
Info
orme
Entrega
a de informe
e con datos solicitados.
80
Imagen de
d la conex
xin

Se
e solicita una
a fotografa de
el ensamble rrealizado en e
el semestre e
en que realiza
a la prctica d
de laboratorio
o.
Garantice que en la fotogra
afa se observ
ven todos los elementos y equipos indicados. Si es necesario pu
uede
ad
djuntar ms d
de una imagen.