SEGUNDA ACTIVIDAD EVALUABLE

1: Asignatura:

FUNDAMENTOS de SISTEMAS DIGITALES

Diseo, Implementacin y Simulacin de un Circuito en Lgica
Secuencial

2: Ttulo de la Actividad:

3: Datos personales:
- Nombre y Apellidos: Jess Mellado Ibez
- DNI: 34866034N
- Centro asociado: UNED ALMERIA
4: Cdigo de la actividad que le ha correspondido realizar: A-E-2-034
5: Enunciado.
Enunciado A-E-2-034
Esta actividad consiste en el diseo e implementacin en el un circuito secuencial que consta de
tres bloque funcionales que realizan funciones claramente diferentes. El primer bloque consiste en
construir un reloj con el circuito de tiempo 555 funcionando como astable. El segundo bloque
consiste en obtener, a partir de este reloj, una onda cuadrada de mayor periodo y, por ultimo, el
tercer bloque consiste en construir un autmata finito controlado por el tren de pulsos anterior y que
acte de una forma u otra en funcin de si este pulso est en alta o en baja. Por tanto, el esquema a
nivel de diagrama de bloques del circuito a disear y simular es el de la siguiente figura:

Reloj
555

Reloj

t 1 t2

Generador
de la seal
de control,
x

Circuito
secuencial
de 2 bits

Q1
Q0

Reloj
X

tm = 4T

tm = 4T

Disee el sistema lgico secuencial de la figura para que el circuito secuencial de 2 bits
realice las siguientes funciones:
- Si x=1 no cambia de estado. Es decir, permanece en el mismo estado con independencia
del estado en el que se encuentre.
- Si x=0 y est en el estado 01 en el estado 00 pasa al estado 10 y si est en el estado 10
en el estado 11 pasa al estado 00.

Apellidos, nombre: Mellado Ibez, Jess

DNI: 34866034N

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BLOQUE 1: Circuito de Tiempo 555 como astable.

Los componentes externos que conforman la red de temporizacin determinando la
frecuencia de oscilacin son dos resistencias (R1, R2) y condensador (C2).
Las expresiones de los tiempos (de alta, t1, de baja, t2, y periodo, T) del tren de pulsos
generado a la salida del circuito 555 funcionando como astable son:
t1=0,69 (R1 + R2) C2
t2=0,69 R2 C2
T= t1+ t2 = 0,69 (R1 + 2R2) C2
El ciclo de uso es:
1
1
1 + 2
=
=

1 + 2 1 + 22
Si se quiere que la onda sea cuadrada, es decir, una onda en la que t1=t2, el ciclo de uso
deber ser:
1 1
=

2
Es decir, el tiempo en alta debe ser la mitad del periodo.
Para que el proceso de carga y descarga del condensador en este circuito realizara dicha
operacin, sera conveniente que C2 se cargar a travs de R1 y se descargara a travs de RB
ya que entonces bastara con hacer R1 = R2.
Para llevar a cabo esta operacin aadimos un diodo (D1) en paralelo con la resistencia R2.
El funcionamiento de este diodo es asimtrico, tiene la propiedad que en polarizacin directa
(tensin del nodo mayor que el ctodo) conduce y presenta una resistencia muy baja. En
cambio si se polariza a la inversa (nodo menor que ctodo), presenta una resistencia muy
alta y no conduce.
Cuando el condensador esta descargado y empieza a cargarse hacia Vcc, D1 esta polarizado
de forma directa, la corriente pasa casi toda por la resistencia mas pequea (D1).
Sin embargo si el diodo esta polarizado a la inversa, cuando el condensador esta cargado y
empieza a descargarse, ocurre lo contrario, la casi toda la corriente pasa por R2
El tiempo t1 viene definido por la carga del condensador a travs de R1 en serie con R2
pero, durante ese tiempo, el diodo est polarizado en directa por lo que se obtiene:
t1=0,69 (R1 + R2) C2 0,69 (RA + D1) C2
Adems como RA es bastante mayor que D1, se puede despreciar D1 frente a RA y resulta:
t1 0,69 RA C2
El tiempo t2 viene definido por la descarga del condensador a travs de R2, pero al estar
el C2 cargado, el diodo est polarizado en inversa y presenta muy alta impedancia (se
puede aproximar por un circuito abierto, el diodo no conduce) resultando:

Apellidos, nombre: Mellado Ibez Jess

DNI: 34866034N

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t2 0,69 R2 C2
Ahora, el periodo de la seal y el ciclo de uso son:
T= t1+ t2 = 0,69 (R1 + R2) C2

!!
!

!!

!!

= !!!!! = !!!!!

De forma que, si se hace R1 = R2 se obtiene una onda cuadrada ya que ahora el ciclo de
uso tomar el valor de 1/2.

El diseo del circuito es el siguiente:

El cronograma de simulacin de este circuito es el siguiente:

Los tiempos para t1 y t2 en este circuito son:

t10,69 10k10nF 69 Seg.

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t20,69 10k10nF 69 Seg.

Con lo cual usando estos valores podemos decir que tenemos casi un ciclo de trabajo
del 50%.

Bloque 2: Generador de la seal de control.

Para la realizacin de este generador de control, utilizamos un contador modelo
SN74393, este dispositivo puede ser desde un divisor por 2 hasta 16, pero nosotros
solo necesitamos un divisor por 8.
El circuito diseado es el siguiente:

Como se pude apreciar la salida esta conectada a la salida QC, esta es la que nos va
a dar un pulso de alta o de baja, cada 8 pulsos de entrada, la primera salida QA
contara hasta 2 pulsos antes de dar uno de alta o de baja y la segunda QB contara
hasta 4 pulsos, siendo la QD 16 pulsos.
El cronograma viendo el funcionamiento es el siguiente:

Bloque 3: Circuito secuencial de 2 bits.

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En primer lugar vamos a ver cuantos Flip-Flop necesitamos para este circuito de 2
bits. Como nos indica la gua que usemos Flip-flop del tipo D para un circuito de 2 bits
22 = 4 necesitaremos dos flip-flops, con lo cual tendremos cuatro estados.
Segn el enunciado el autmata que nos sale es el siguiente:

Decidimos que los estados son los siguientes:

q0=00
q1=01
q2=10
q3=11

Nos damos cuenta de que los dos estados q1 (01) y q3 (11) estn aislados y no
tienen ninguna transicin de llegada, con lo que deducimos que el autmata solo
cambiar entre dos estados q0 (00) y q2 (10) cuando X=0.
Los biestables a usar son del tipo D. Pasamos a realizar la tabla de verdad del
circuito:
Control

Estado Actual

Estado futuro

Q1

Q0

Q1

Q0

Q1=D1

Q0=D0

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Salida

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0

Realizamos a las dos salidas D1 y D0 tablas de Karnaugh para encontrar la funcin

mas simplificada para cada una de las funciones de salida.
D1

D0
Q1/Q0

00

01

11

10

Q1/Q0
x

00

01

11

10

La funciones se quedan ya reducidas son:

D1= 1 + 1 = 1

D0= X Q0

El circuito diseado para este bloque es el siguiente:

Con los biestables configurados para que comiencen por cero, los relojes estn
configurados para que cada cuatro ciclos de reloj (4 de bajada, 4 de subida), cambie
un ciclo del reloj en X, como tendra que estar si lo conectramos a los otros bloques.
Los preset y clear de cada flip-flop estn configurados con dos HI, como se activan en
baja as estn desactivados, adems no podemos dejarlos al aire, sino daran error.
El cronograma es el siguiente:

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Observamos como hemos comentando anteriormente que empezamos en el estado

Q1=0 Q0=0 (q0) y de ah vamos cambiando al estado Q1=1 Q0=0 (q2) mientras la
X=0, sin embargo cuando la X=1 el cambio de reloj se queda en el estado Q1=0 Q0=0
(q0), hasta que vuelve a cambiar la X a 0 que sigue marcando el mismo patrn
anterior.
Como comentamos anteriormente los estados Q1=0 Q0=1 (q1) y el Q1=1 Q0=1 (q3)
no son alcanzados en el circuito.
Para poder comprobar que todo el diseo esta bien, ponemos los flipflops a 1,
partiendo del estado q3 (Q1=1 Q0=1), para ver si de ah pasa al estado q0 (Q1=0
Q0=0) cuando x tiene el valor 0 y de este al q2 (Q1=1 Q0=0), tambin cuando la x
vale 0, marcando ya siempre este patrn.
El cronograma con lo descrito anteriormente es el siguiente:

Efectivamente podemos comprobar como empezando los flipflops en el estado q3,

realiza bien los cambios a los distintos estados, esto quiere decir que nuestro diseo
responde a lo descrito en el enunciado de la prctica.
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Tambin podramos comenzar en el estado q1 (Q1=0 Q0=1), manipulando a travs de
los preset y los clear de cada uno de los biestables, solo partiramos de ese estado y
se mantendra luego entre los estados q0 y q2 como hemos visto anteriormente.

Bloque 4: Circuito completo.

A continuacin mostramos el circuito completo con los tres bloques conectados y su
cronograma

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La siguiente tabla describe los cambios entre estados de Q1 y Q0 desde 0s hasta
1.7us.
Periodo

Q1

Q0

Funcin del Biestable

Entre 0 y 0.2us

X=0, pasa al siguiente estado (S2-10)

Entre 0.2 y 0.4us

X=0, pasa al siguiente estado (S0-00)

Entre 0.4 y 0.6

X=0, pasa al siguiente estado (S2-10)

Entre 0.4 y 0.9

X=1, se queda en el mismo estado

Entre 0.9 y 1.7

X=0, se cambia al estado (S2-10)

Al principio comenzamos desde el estado S0-00, durante el periodo que la X es igual

a cero solo se cambia entre los estados S2-10 y S00-00, quedndose en este ltimo
durante el periodo que la X es igual a uno.

Los componentes utilizados son:

Para el primer bloque: Un reloj 555D, 3 resistencias dos de 10 k y una de

100k, 2 condensadores de 1nF y 10nF, un diodo (D1N4148), una
alimentacin de 5V(que para este tipo de reloj puede oscilar entre los 5 y 15V)
y 3 tomas de tierra.
Para el segundo bloque: utilizamos el contador SN74393, una seal en baja
para iniciar el contador y un reloj.
Para el tercer bloque: 2 biestables D (7474), una puerta lgica XOR (7480),
dos NOT (7404) y OR (7432), una seal en alta y relojes ajustados a diferentes
pulsos.

Dificultades encontradas:
La mayor dificultad reside en el uso del programa de simulacin Pspice, ya que no se
explica bien la configuracin de dicho programa dentro de la asignatura.
Para poder simular bien los tiempos de reloj y configuraciones de los preset y los clear
en los biestables he tenido que recurrir a internet y a las pruebas de ensayo y error,
llevndose mucho tiempo en la realizacin de la prctica

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6:Realizacin del diseo y explicacin de los pasos seguidos para la realizacin del diseo de
los distintos bloques funcionales.
7: Esquemas capturados del simulador, primero presente los esquemas de cada uno de los
bloques funcionales por separado y despus presente el del circuito completo.
8: Descripcin de los parmetros de los componentes utilizados.
9: Cronograma de todas las seales (entrada, control y salida).
10: Explicacin del funcionamiento y verificacin de que el circuito funciona de acuerdo con
las especificaciones del diseo.
11: Explicacin de los problemas/dificultades encontrados y explicacin de la forma y el
medio por el que se han resuelto.

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