LAB-1 SISTEMAS DIGITALES

BIESTABLES: El biestable como elemento bsico de

memoria.
A)BIESTABLES ASINCRONOS (LATCH):
*Latch: Se les llama as a los biestables asncronos o sncrono por nivel
*Asincrono: No tiene pulso clock
*Los ritmos de estado ocurren al ritmo natural marcado por los retardos
asociados a las compuertas lgicas utilizadas en su implementacin.
*Un biestable es asncrono si su cambio de estado depende exclusivamente del
estado de sus entradas.
*Funcionan como divisor de frecuencia y un contador.

FIGURA N
contador

1 Aplicacin

como

FIGURA N 2 Diagrama de bloques

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 1

LAB-1 SISTEMAS DIGITALES

TIPOS DE LATCH
A.1) Latch SR
El catch lgico ms simple es el SR, donde R y S representan los estados
'reset' y 'set' respectivamente. El latch es construido mediante la interconexin
retroalimentada de puertas lgicas NOR (negativo OR), o bien de puertas
lgicas NAND (aunque en este caso la tabla de verdad tiene salida en lgica
negativa para evitar la incongruencia de los datos). El bit almacenado est
presente en la salida marcada como Q, y Q su complementacin (valor
negativo a Q).
Al tener dos entradas para el ingreso de datos (S y R), tenemos 4 posibles
combinaciones (recordando que 2n representa las combinaciones posibles con
datos binarios, donde 'n' representa el numero de bits a trabajar). Cada
combinacin define el estado presente en Q, de esta manera tenemos la
siguiente tabla de verdad

Set

Reset

Qn-1

Indeterminado

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 2

LAB-1 SISTEMAS DIGITALES

FIGURA N3 Diseo con NOR

FIGURA N3 Tabla de verdad

A.2) Latch D

Tambin conocido como latch transparente, debido a que el nivel presente en D

se almacencara en el latch en el momento en que la entrada Habilitar(Enable
por su palabra en ingls), sea activada, generalmente mediante un estado alto,
es decir 1.
Al tener dos entradas para el ingreso de datos (EN y D), tenemos 4 posibles
combinaciones (recordando que 2n representa las combinaciones posibles con
datos binarios, donde 'n' representa el numero de bits a trabajar)

FIGURA N4 Diseo con OR

E
N

Qn-1

FIGURA N5 TABLA DE ACTIVACION

Prof: Utrilla Salazar Dario

Sistemas
Digitales 0
1
0
Pgina 3
1

LAB-1 SISTEMAS DIGITALES

B)BIESTABLES SINCRONOS (FLIP FLOPS):

Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador
capaz de permanecer en un estado determinado o en el contrario durante un
tiempo indefinido. Esta caracterstica es ampliamente utilizada en electrnica
digital para memorizar informacin. El paso de un estado a otro se realiza
variando sus entradas.Adems de las entradas de control posee una entrada
de sincronismo o de reloj.
TIPOS:
B.1) FLIP FLOP RS (Set Reset)
Adems de las entradas R y S, posee una entrada C de sincronismo cuya
misin es la de permitir o no el cambio de estado del biestable.
En la siguiente figura se muestra un ejemplo de un biestable sncrono a partir
de una asncrona, junto con su esquema normalizado:

FIGURA N6 Diseo

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 4

LAB-1 SISTEMAS DIGITALES

FIGURA

N7 TABLA DE

ACTIVACION

B.2) FLIP FLOP JK

Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es
idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia
de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no
validas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados
(alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre,
permiten al ser activadas:
J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.
K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado
que posea tras la ltima operacin de borrado o grabado. A diferencia del
biestable RS, en el caso de activarse ambas entradas a la vez, la salida
adquirir el estado contrario al que tena.

FIGURA N7 Diseo
Prof: Utrilla Salazar Dario
Sistemas Digitales
Pgina 5

LAB-1 SISTEMAS DIGITALES

FIGURA N7
TABLA DE
VERDAD

B.3)FLIP FLOP
T (Toggle)
Smbolo normalizado: Biestable T activo por flanco de subida.Dispositivo de
almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de
estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se
dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo,
el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de
control de un biestable JK, unin que se corresponde a la entrada T.
T

FIGURA N8
TABLA DE
VERDAD

Qsiguiente

B.4) FLIP FLOP D (Data o Delay)

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 6

LAB-1 SISTEMAS DIGITALES

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por
flanco de subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de
datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop
D bsico. El funcionamiento de un dispositivo activado por el flanco negativo
es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de
bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del
impulso de reloj.

FIGURA N9 TABLA DE
VERDAD

C)FLIP FLOP MAESTRO-ESCLAVO

El flip-flop tipo JK maestro-esclavo se compone de dos partes: el maestro y el

esclavo. El maestro depende de una entrada de habilitacin. El esclavo est
sincronizado con el impulso invertido del reloj y se controla mediante las salidas
del maestro.
La tabla de verdad es la misma que la de los flip-flops tipo JK disparados por
flanco, exepto en la manera en que se sincroniza con la seal de reloj.

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 7

LAB-1 SISTEMAS DIGITALES

D)CARACTERISTICAS DE DISPARO

D.1)Flip-Flop disparado por flanco:

Otro tipo de FF que sincroniza el cambio de estado durante la transicin del
pulso de reloj es el flip flop disparado por flanco. Cuando la entrada de reloj
excede un nivel de umbral especifico ( threshold level), las entradas son
aseguradas y el FF no se ve afectado por cambios adicionales en las entradas
hasta tanto el pulso de reloj no llegue a cero y se presente otro pulso.

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 8

LAB-1 SISTEMAS DIGITALES

FIGURA 11.FLIP-FLOP D DISPARADO POR
FLANCO POSITIVO
Qn
0
0
1
1

Qn+
1
0
1
0
1

0
1
X
X

X
X
1
0

Algunos FF cambian de estado en la subida del pulso de reloj, y otros en el

flanco de bajada. Los primeros se denominaran Flip flop disparados por
flanco positivo y los segundos Flip flops disparados por flanco negativo. La
distincin entre unos y otros se indicar con la presencia o ausencia de una
negacin en la entrada de reloj como se muestra en la figura.

E)UTILIZANDO FLIP FLOP J-K. DESARROLLAR LOS CIRCUITOS PARA

CONVERTIR A:

E.1)FLIP FLOP R-S

*PRIMERO LA TABLA DE ACTIVACION DE JK

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 9

LAB-1 SISTEMAS DIGITALES

Qn
Qn+1 J
K
0
0
0
X
*TABLA DE ACTIVACION DE
0 R-S Y 1VERDAD
1 JUNTO
X A LAS ENTRADAS J-K
1
0
X
1
R
S
Qn
Qn+1
J
1
1
X
0
0
0
0
0
0
X
0
0
1
1
X
0
0
1
0
1
1
X
0
1
1
1
X
0
1
0
0
0
0
X
1
0
1
0
X
1
1
1
0
X
X
X
1
1
1
X
X
X

*MAPA DE KARNAUGH PARA HALLAR J Y K RELACIONADOS CON R S Y

Qn
R
x
0

R*
x
x

Qn*

x
x
Qn

1
0

S
S*
Qn*

J=S
R
x
x

R*
x
1

Qn*

0
0
Qn

X
X

K=R

EL CIRCUITO ES:

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 10

S
S*
Qn*

LAB-1 SISTEMAS DIGITALES

Qn
0
0
1
1

Qn+1
0
1
0
1

J
0
1
X
X

K
X
X
1
0

E.2)FLIP FLOP D

*PRIMERO LA TABLA DE ACTIVACION DE JK

*TABLA DE ACTIVACION DE D Y VERDAD JUNTO A LAS ENTRADAS J-K

Qn
0
0
1
1

D
0
1
0
1

Qn+1
0
1
0
1

J
0
1
X
X

K
X
X
1
0

*MAPA DE KARNAUGH PARA HALLAR J Y K RELACIONADOS CON D Y Qn

Qn
X
X

Qn*
1
0

D
D*
J=D

Qn

Qn*

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 11

LAB-1 SISTEMAS DIGITALES

0
1

X
X

D
D*
K=D*

EL CIRCUITO ES:

Qn
0
0
1
1

Qn+1
0
1
0
1

J
0
1
X
X

K
X
X
1
0

E.3)FLIP FLOP T
*PRIMERO LA TABLA DE ACTIVACION DE JK

*TABLA DE ACTIVACION DE D Y VERDAD JUNTO A LAS ENTRADAS J-K

Qn
0
0
1
1

T
0
1
0
1

Qn+1
0
1
1
0

J
X
1
X
X

K
X
X
0
1

*MAPA DE KARNAUGH PARA HALLAR J Y K RELACIONADOS CON T Y Qn

Prof: Utrilla Salazar Dario
Sistemas Digitales
Pgina 12

LAB-1 SISTEMAS DIGITALES

Qn
X
X

Qn*
1
X

T
T*
J=T

Qn
1
0

Qn*
X
X

T
T*
K=T

EL CIRCUITO ES:

Prof: Utrilla Salazar Dario

Sistemas Digitales
Pgina 13