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En un transistor de efecto de campo (FET), la anchura de un canal de conduccin en

un semiconductor y, por tanto, su capacidad de conduccin de corriente, se vara me


diante la aplicacin de un campo elctrico (por lo tanto, el nombre de transistor de
efecto de campo). Como tal, un FET es un dispositivo "controlado por tensin".
Los FET ms utilizados son de xido de metal semiconductor FET (o MOSFET).
El MOSFET puede ser fabricado como de tipo de mejora o de tipo agotamiento. Otro
tipo de FET es la unin transistores de efecto campo (JFET), que no se basa en la
tcnica de fabricacin de metal-xido.
Mejoramiento del MOSFET tipo Canal N (NMOS)
Se muestra la estructura fsica de un MOSFET mejoramiento tipo canal N (NMOS).
El dispositivo se fabrica sobre un substrato de tipo p (o de cuerpo).
Dos regiones de tipo-n fuertemente dopadas (Fuente y Drenaje) se crean en el sus
trato.
Una capa delgada (fraccin de micra) de SiO2, que es un excelente aislante elctrico
, se deposita entre la fuente y el drenaje. El metal se deposita sobre el aislan
te para formar la puerta del dispositivo (por lo tanto, semiconductor de xido metl
ico).
Los contactos metlicos estn tambin hechos en las regiones de la fuente, drenaje, y
la del cuerpo.
Para ver el funcionamiento de un NMOS, ponemos a Tierra la fuente y el cuerpo y
aplicamos una tensin VGS entre la puerta y la fuente, como se muestra arriba.
Esta tensin repele los agujeros en el sustrato de tipo p, cerca de la zona de la
puerta, la reduccin de la concentracin de los huecos.
A medida que aumenta VGS, disminuye la concentracin de huecos, y en la regin cerca
de la puerta se comporta cada vez ms como el material semiconductor intrnseco (el
exceso de concentracin de huecos cero) y luego, finalmente, como un material de
tipo n como electrones de n + electrodos (fuente y el drenaje) entrar en esta re
gin.
Como resultado, cuando VGS se hacen ms grandes que un voltaje de umbral, Vt
Un FET puede funcionar en tres regiones:
-Regin de Corte: No existe ningn canal (VGS < Vt para NMOS) y iD = 0 para cualqui
er VDS.
-Regin hmico o trodo: Forma un canal y no apretado (VGS > Vt y VDS = VGS - Vt para
NMOS) y el FET se comporta como una resistencia "controlado por tensin".
-Regin activa o de Saturacin: Canal apretado (VGS = Vt y VDS > VGS - Vt para NMOS)
y el iD no cambia con VDS.
NMOS iD vs VDS Ecuaciones Caractersticas
Como BJT, un NMOS (con fuente conectada al cuerpo) tiene seis parmetros (tres de
tensiones y tres de corrientes), dos de los cuales (iS y VDG) se pueden encontr
ar en cuanto a los otros cuatro por KVL y KCL.
NMOS es ms simple que BJT porque iG = 0 (y es = iD).
Por lo tanto, tres parmetros describen el comportamiento de un NMOS (vGS, iD, y V
DS).
NMOS tiene caractersticas ecuacin que relaciona estos tres parmetros. Una vez ms, la
situacin es ms simple que existe BJT como caractersticas sencillas pero precisas e
cuaciones.
Corte:
VGS < Vt,
iD = 0 para cualquier VDS
hmica:
VGS> Vt,
iD = K [2VDS (VGS - Vt) - V2DS] para VDS < VGS - Vt
Activa:
VGS> Vt,
iD = K (VGS - Vt)2 para VDS > VGS - Vt
Cmo resolver circuitos NMOS:
1.-Describa una KVL incluyendo los terminales GS (lo llaman GS-KVL).
2.-Describa una KVL incluyendo terminales DS (lo llaman DS-KVL).
3.-A partir de GS-KVL, calcular VGS (utilizando iG = 0)
3a) Si VGS < Vt, NMOS est en corte. iD = 0, para resolver VDS de DS-KVL. Hemos te
rminado.
3b) Si VGS > Vt, NMOS no est en corte. Vaya al paso 4.

4.-Supongamos NMOS est en la regin activa. Calcular iD de iD = K (VGS - Vt)2. A co


ntinuacin, utilice DS-KVL para calcular VDS. Si VDS > VGS - Vt, hemos terminado.
De lo contrario, vaya al paso 5.
5.-NMOS tiene que ser en la regin hmica. Sustituto de iD de iD = K[2VDS (vGS - Vt)
. v2DS] en DS-KVL. Usted recibir una ecuacin cuadrtica en VDS. Encuentra VDS (una
de las dos races de la ecuacin ser no fisica). Asegrese de que VDS < VGS - Vt. VDS s
ustitutos en DS-KVL encontrando iD.
Mejoramiento del Canal p Tipo MOSFET (PMOS)
La estructura fsica de un PMOS es idntica a un NMOS excepto que los tipos de semic
onductores se intercambian, es decir, el cuerpo y la puerta estn hechos de materi
al de tipo n y de fuente y el drenaje estn hechos de material de tipo p y se form
a un canal de tipo p.
Como el signo de los portadores de carga se invierte, todas las tensiones y corr
ientes en un PMOS se invierten.
Por convencin, la corriente de drenaje est fluyendo fuera de la fuga como se muest
ra en la figura.
Corte: VGS > Vt, iD = 0 para cualquier VDS
hmica:
VGS < Vt, iD = K[2VDS(VGS - Vt) - V2DS] para VDS > VGS
Vt
Activo:
VGS < Vt, iD = K(VGS - Vt)2 para VDS < VGS Vt
Tenga en cuenta que Vt es negativo para un PMOS.
Complementarios MOS (CMOS)
Complementario Mos emplea transistores MOS de ambos polaridades como se muestra
a continuacin.
Los dispositivos CMOS son ms difciles de fabricar que NMOS, pero muchos circuitos
ms potentes son posibles con la configuracin de CMOS. Como tal, la mayora de los ci
rcuitos MOS hoy emplean configuracin de CMOS y la tecnologa CMOS se est tomando rpid
amente sobre muchas aplicaciones que slo eran posibles con dispositivos bipolares
hace unos aos.
Agotamiento -Tipo MOSFET
El MOSFET de tipo agotamiento tiene una estructura similar a la del MOSFET del t
ipo de enriquecimiento con slo una diferencia importante; MOSFET de tipo decremen
tal tiene un canal implantado fsicamente.
As, una de tipo n MOSFET de tipo decremental ya tiene un canal de tipo n entre el
drenaje y la fuente.
Cuando una tensin VDS se aplica al dispositivo, una corriente id = IDSS fluye inc
luso para VGS = 0. (Mostrar IDDS = KV2t.).
Similar a NMOS, si VGS se incrementa, el canal se convierte en aumentos ms amplio
s y iD.
Sin embargo, en una de tipo n MOSFET de tipo decremental, un VGS negativo tambin
se puede aplicar al dispositivo, lo que hace que el canal ms pequeo y reduce iD.
Como tal, vGS negativas "agota" los canales de portadores de tipo n que conducen
a el nombre MOSFET de tipo decremental.
Inversor y el interruptor NMOS
El circuito bsico inversor NMOS que se muestra en la figura; es un circuito muy
similar a un convertidor de BJT. Este circuito se resolvi en la pgina 65 para VDD
= 12 y RD = 1 kW. Hemos encontrado que si vi = 0 (de hecho vi < Vt ) , NMOS esta
r en corte con ID = 0 y Vo = VDD . Cuando Vi = 12 V, NMOS debe estar en la regin hm
ica con Id = 10 mA y VDS = 2,2 V.Por lo tanto, el circuito es una puerta de inve
rsor. Tambin puede ser utilizado como interruptor.
Hay alguna diferencia importante entre NMOS y BJT puertas del inversor. En prime
r lugar, BJT necesita una resistencia RB. Esta resistencia "convierte " la tensin
de entrada en un IB y mantener VBE
V?.
NMOS no necesita una resistencia entre la fuente y la tensin de entrada como IG =
0 y Vi = VGS se puede aplicar directamente a la puerta. En segundo lugar, si la
tensin de entrada es " alto", el BJT ir a la saturacin con Vo = VCE = Vsat = 0,2 V
.

En la puerta NMOS, si la tensin de entrada es " alta", NMOS est en la regin hmica.
En este caso, VDS puede tener cualquier valor entre 0 y VGS; el valor de Vo = VD
S es fijado por el valor de la resistencia RD. Este efecto se muestra en la fun
cin de compuerta de inversin para transferir dos valores diferentes de RD.
Puerta CMOS NAND
Como se mencion antes puertas lgicas CMOS tienen " Bajo" y "alto" estados de 0 y V
DD, respectivamente.Tenemos que considerar todos los casos posibles a demostrar
que esta puerta un NAND.Para empezar, tenemos varias observaciones generales:
1.-de KCL Id1 = ID2 = ID3 + Id4
2.-por Vo KVL = VDD - VDS3 = VDS1 + VDS2 y VDS3 = VDS4.
3.-por KVL VGS3 = V1 - VDD, VGS4 = V2 - VDD, y Vgs1 = V1
Nuestro anlisis se convertir en simple si consideramos en primer lugar el caso sig
uiente:Cuando V1 = 0, entonces Vgs1 = 0 y M1 estar apagado que conduce a ID1 = ID
2 = 0. Por KCL, ID3 + Id4 = 0. Como tanto ID3 = 0 y Id4 = 0, se deben tener ID3
= Id4 = 0. Adems, cuando V1 = 0 VGS3 = V1 - VDD = -VDD < Vt. Por lo tanto, M3 est
ar encendida. Pero desde ID3 = 0, M3 debe estar en el rgimen hmico y VDS3 = 0. Ento
nces, Vo = VDD - VDS3 = VDD. As que, cuando V1 = 0, Vo = VDD, todas las corriente
s son cero, M1 est apagado, y M3 esta prendida. Estado de los otros dosTransistor
es depender de V2.
1) V1 = 0, V2 = 0 Cuando V1 = 0, Vo = VDD, todas las corrientes son cero, M1 est
apagado, y M3 est en encendida. Para saber el estado de M4, observamos VGS4 = V2
- VDD = -VDD < -Vt. Por lo tanto, M4 est en encendida (con VDS4= 0 porque Id4 = 0
). Para saber el estado de M2, asumamos M2 est encendida (VGS2 > Vt). Entonces, V
DS2 = 0 porque ID2 = 0. Dado que, Vo = VDS1 + VDS2 = VDD,VDS1 = VDD - VDS2 = VDD
. Entonces, VGS2 = V2 - VDS1 = -VDD < Vt. Por lo tanto, nuestra hiptesis de M2 qu
e es encendida es incorrecta y M2 es apagado.As que, cuando V1 = 0, V2 = 0, M1 e
sta pagado, M2 apagado, M3 est encendida, y M4tambien est encendida, todas las cor
rientes son cero, y Vo = VDD.
2) V1 = 0, V2 = VDD Cuando V1 = 0, Vo = VDD, todas las corrientes son cero, M1 e
st apagado, y M3 est prendida. Para saber el estado de M4, observamos
VGS4 = V2- VDD = 0> -Vt. As, M4 est apagada. Para encontrar el estado de M2, supo
ngamos M2 est encendida (VGS2 > Vt). Entonces, VDS2 = 0 porque ID2 = 0. Dado que,
Vo = VDS1 + VDS2 = VDD, VDS1 = VDD - VDS2 = VDD. Entonces, VGS2 = V2 - VDS1 = VDD < Vt.Por lo tanto, nuestra hiptesis de M2 EN es incorrecta y M2 est apagada.As
que, cuando V1 = 0, V2 = VDD, M1 est apagada, M2 est apagada, M3 est encendida, y M
4 est apagada, todas las corrientes son cero, y Vo = VDD.
3) V1 = VDD, V2 = 0 Vgs1 = V1 = VDD > Vt, Por lo que M1 est en encendida. Tambin,
VGS2 = V2 - VDS1 =-VDS1 < Vt como VDS1 = 0.
Por lo tanto, M2 est apagada y Id1 = ID2 = 0. VGS3 = V1 - VDD = 0> -Vt, as M3 est
apagada y ID3 = 0. Entonces, de KCL, debemos tener Id4 = 0. Por ltimo, VGS4 =V2 VDD = -VDD < -Vt, Por lo M4 est encendida. Desde M4 est encendida y Id4 = 0, VDS4
= 0.
Entonces, Vo = VDD - VDS4 = VDD.As que, cuando V1 = VDD, V2 = 0, M1 est encendida,
M2 est apagada, M3 est apagada, y M4 est prendida, todas las corrientes son cero,
y Vo = VDD
4) V1 = VDD, V2 = VDD Vgs1 = V1 = VDD > Vt, Por lo que M1 est encendida. Adems, VG
S3 = V1 - VDD =0> -Vt, Por lo que M3 est apagado y ID3 = 0. Adems.
VGS4 = V2 -VDD = 0> -Vt, Por lo M4 est apagado y ID3 = 0. Entonces, de KCL Id1 =
ID2 = 0. Como M1 est prendida y Id1 = 0, vDS1 = 0. Entonces, VGS2 = V2 - VDS1 =
VDD > Vt y M2 esta prendida, y VDS2 = 0 Porque ID2 =0. Por lo tanto, V0 = VDS1 +
VDS2 = 0.As que, cuando V1 = VDD, V2 = 0, M1 esta prendida, M2 esta prendida, M3
esta apagada, y M4 est apagada, todas las corrientes son cero, y Vo = 0.
Puerta CMOS NOR Ejercicio: Demostrar que esto es una puerta NOR.