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UNIVERSIDAD INDUSTRIAL DE SANTANDER

ESCUELA DE INGENIERAS DE SISTEMAS E INFORMTICA

22957 - ELECTRICIDAD Y ELECTRNICA


INFORME PRCTICA DE LABORATORIO No. 7
Estudio del comportamiento de una compuerta realizada con TTL
RUBN DARO GUERRERO
LENIN EDUARDO GUERRERO

OBJETIVOS

Observar el comportamiento del voltaje en un TTL para los puntos P1, P2, P3, P4 y la salida cuando alguna de sus dos
entradas estn en NB o cuando una est en NA y la otra toma valores que varan entre 0V a 5V.

Comprobar el comportamiento de la corriente observando si sta toma el camino de menor impedancia, analizando
caracterstica de los circuitos TTL como la salida en cascada.

Sealar las regiones que estn en NA y NB de entradas y salidas sobre las grficas.

Comprobar que la lgica de una compuerta de transistor a transistor TTL, corresponde a una compuerta AND-NOT para
la lgica positiva.

RUBN DARO GUERRERO RIVERA


LENIN EDUARDO GUERRERO HERNANDEZ

2082091
2092028

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ESCUELA DE INGENIERAS DE SISTEMAS E INFORMTICA

22957 - ELECTRICIDAD Y ELECTRNICA


INFORME PRCTICA DE LABORATORIO No. 7
Estudio del comportamiento de una compuerta realizada con TTL
RUBN DARO GUERRERO
LENIN EDUARDO GUERRERO

1. CIRCUITO ESTUDIADO
PROCEDIMIENTO:

Se realiz el circuito de la figura 1 sobre una protoboard utilizando transistores 2N3904, y un diodo 1N4004 y se
tomaron resistencias para R1, R2, R3 y R4 de 4016, 1567, 994 y 117 respectivamente.

RUBN DARO GUERRERO RIVERA


LENIN EDUARDO GUERRERO HERNANDEZ

2082091
2092028

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INFORME PRCTICA DE LABORATORIO No. 7
Estudio del comportamiento de una compuerta realizada con TTL
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LENIN EDUARDO GUERRERO

2. CIRCUITO TTL CON ENTRADA B FIJA EN NA

PROCEDIMIENTO:
Se conect la entrada B a 5V, se us un potencimetro para establecer voltajes desde 0V hasta 5V en la entrada
A, y para cada voltaje establecido, se midi el voltaje de salida y en los nodos P1, P2, P3 y P4. Se tabularon los
datos de la siguiente forma:

A
0
0,3
0,6
0,9
0
0,29
0,6
0,1
0,96
1,05
1,15
1,2
1,27
1,34
1,36
1,48
2
3
4
5

B
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5

P1
0,67
0,97
1,28
1,57
0,66
0,96
1,27
1,58
1,66
1,71
1,8
1,87
1,93
2
2,02
2,04
2,06
2,06
2,06
2,06

P2
0,05
0,35
0,64
0,95
0,04
0,34
0,63
0,96
1,02
1,08
1,15
1,26
1,33
1,4
1,4
1,43
1,45
1,45
1,45
1,45

P3
5,07
5,07
4,96
4,54
5,05
5,06
4,95
4,55
4,45
4,28
4,2
4,08
3,31
3,04
2,84
0,79
0,8
0,8
0,8
0,8

P4
0
0
0,09
0,33
0
0
0,08
0,34
0,4
0,48
0,53
0,62
0,69
0,71
0,71
0,73
0,74
0,74
0,74
0,74

Y
4,82
4,22
4,09
3,81
4,32
4,21
4,09
3,81
3,7
3,53
2,8
2,75
2,65
1,35
1,27
0,3
0,3
0,3
0,3
0,3

TABLA 1.

RUBN DARO GUERRERO RIVERA


LENIN EDUARDO GUERRERO HERNANDEZ

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3. CIRCUITO TTL CON ENTRADA B FIJA EN NB


PROCEDIMIENTO:
Se conect la entrada B a 0V, se us un potencimetro para establecer voltajes desde 0V hasta 5V en la entrada
A, y para cada voltaje establecido, se midi el voltaje de salida y en los nodos P1, P2, P3 y P4. Se tabularon los
datos de la siguiente forma:

B
0
1
2
3
4
5

P1
0
0
0
0
0
0

P2
0,66
0,67
0,68
0,68
0,68
0,68

P3
0
0,05
0,05
0,06
0,05
0,05

P4
4,97
5
5,03
5,01
5,04
5,04

Y
0,3
0
0,01
0,02
0
0

TABLA 2.

RUBN DARO GUERRERO RIVERA


LENIN EDUARDO GUERRERO HERNANDEZ

2082091
2092028

4,2
4,27
4,28
4,31
4,25
4,24

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4. GRFICA DE VOLTAJE EN P1, P2, P3, P4 Y SALIDA CONTRA VOLTAJE EN LA ENTRADA A


PROCEDIMIENTO:
De las tablas anteriores, en 2 grficos (uno para cada tabla) se mostr la dependencia de A contra P1, P2, P3, P4 y Y
(la salida), donde A se ubic en el eje X y, P1, P2, P3, P4 y La salida en el eje Y. En las grficas, tambin se sombre las
regiones de nivel alto NA y nivel bajo NB de entrada y salida.

RUBN DARO GUERRERO RIVERA


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De la tabla 2 obtenemos la siguiente grfica:

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CONLUSIONES

Cuando B est en NA y A vara entre 0V y 0.8V el voltaje que se muestra en la salida es NA, esto se mantiene si al
incrementar el voltaje en A, ste sea menor que el voltaje mnimo requerido para que la corriente pase tanto por T2
como por T3.

Conectar alguna de las entradas a nivel bajo, o ambas, comprueba que la corriente fluye por ese camino, poniendo
al transistor T2 en corte, T4 en saturacin y generando en la salida un NA tal como supone la Lgica de TTL (Hecho
que es observado con el voltaje VIH de la figura 2, y VOH de la figura 3).

Cuando B est en NA y A vara entre 2V y 5V el voltaje que se muestra en la salida es NB, lo cual se explica porque
el voltaje en A + 0.7V (aproximacin para que por un transistor atraviese una corriente significante) se vuelve mayor
al voltaje mximo requerido para que la corriente se vaya por el transistor T2 y luego por T3, que por la tabla 1 en P2
se observa que es 1,44V; as T2 se satura provocando corte en T4 y un claro NB en la salida (hecho observado en la
Zona VOH de la figura 2).

Para saturar T2 es necesario que, efectivamente, el voltaje que reciba ste por la base sea 1.4V (voltaje en P2), y as
generar una salida completamente en NB.

Del anlisis de las tablas, cuando en la entrada del circuito trabajado hay un NB (de 0 a 0,8V), los valores de la salida
no tomarn valores ms bajos de 2,4V, para las 2 entradas en NA (de 2 a 5V) los valores de la salida no tomarn valores
ms altos de 0,4V.

Dadas la conclusiones anteriores de llega a que efectivamente la lgica TTL es la de una compuerta NAND (ANDNOT) en lgica positiva.

RUBN DARO GUERRERO RIVERA


LENIN EDUARDO GUERRERO HERNANDEZ

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