DISEO DIGITAL

UNMSM-FIE

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA
ESCUELA DE ELECTRONICA
LABORATORIO No5: Estilo Estructural
ESTILO ESTRUCTURAL
El estilo estructural nos permite realizar un diseo digital utilizando
componentes anteriormente elaborados (ya compilados y almacenados en
la biblioteca work) componentes desarrollados por los fabricantes de los
FPGAs CPLDs que se encuentran en una biblioteca. El diseo se realiza
como si se tratar de una lista de conexiones entre las entradas y salidas de
los diversos componentes.
Para utilizar un componente hay que declararlo previamente. La sintaxis es
la siguiente:
component nombre [is]
[generic
(lista de genericos);]
[port
(lista de puertos);]
end component [nombre];
La referencia a un componente es una sentencia concurrente que se ejecuta
en paralelo con las dems sentencias concurrentes cada vez que se
produzca un evento en algunas seales conectadas a sus puertos de
entrada.
La sintaxis de referencia a un componente (instanciacin) es:
etiq_ref: nombre_componente {generic map (lista de asociacin);}
{port map (lista_asociacin);]
Restricciones de asociacin:
-

Ambos tipos (tipos de local y real) deben ser iguales.

Modo (in,out,inout,buffer) deben ser compatibles (aceptar el flujo de

informacin en esa direccin).

Los genricos(Generic):
-

Se utiliza para definir y declarar propiedades o constantes del mdulo

que estn siendo declarados en la entidad.

Pasa informacin desde el entorno a nuestro unidad de diseo la cual

no vara en funcin del tiempo.

Muy utilizado para la creacin de diseos generalizados.

Generalmente se utiliza para definir un contador de mdulo N, tiempos de

propagacin intrnseco de la puerta, retardo debido a la carga, carga a la
salida de las puertas (fanout), etc.

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El siguiente ejemplo muestra el ao 2012 en los 4 display a segmentos,

utilizamos para ello el circuito llamado Visor diseado previamente. Primero
disearemos el contador binario de 2 bits que genere de manera
automtica los valores para los selectores:

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Para el contador utilizaremos un proceso, la salida del proceso ser una

seal de 2 bits llamada CUENTA ,que se unir con la entrada Q del circuito
llamado VISOR. Tambin se crearn 4 seales internas que tomarn los
valores fijos de:
N1 <= 0010 y se unir a la entrada A del circuito VISOR.
N2 <= 0000 y se unir a la entrada B del circuito VISOR.
N3 <= 0000 y se unir a la entrada C del circuito VISOR.
N4 <= 0100 y se unir a la entrada D del circuito VISOR.
La interconexin del circuito VISOR con las diferentes seales se realiza
respetando la secuencia de los puertos tal como fue declarado en la
entidad, es lo que se conoce como asociacin por posicin.
TRABAJANDO CON MAX+PLUS II
La biblioteca Altera del Max+Plus II contiene varios paquetes que incluyen
entre otros componentes a los dispositivos de la serie 74XXX. Para utilizar
estos componentes deber aadir en sus programas las siguientes
sentencias:

Utilizando los componentes del paquete MaxPlus2 implementar el siguiente

circuito:

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USO DE
BIBLIOTECA DE MODULOS PARAMETRIZADOS:

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LA

En esta parte se describir la forma de tratar a los componentes

parametrizados mediante el uso de una de las megafunciones de Altera,
dando un ejemplo de los pasos a seguir para emplearlas dentro de su diseo.
Utilizando Memorias con VHDL:
Abra
el
archivo
LPM_PACK.VHD
que
se
encuentra
en
C:\MAXPLUS2\VHDL87\LPM, y busque el componente: LPM_ROM. El componente
se lista a continuacin:

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Utilizando e componente LPM_ROM se le pide implementar la siguiente

memoria de 16x4 bits

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TRABAJO FINAL:
1. Implemente un circuito utilizando el estilo estructural que permita
utilizar la salida del 74393 como generador de direcciones para una
memoria de 256 x 7.
2. Implemente el siguiente circuito utilizando el estilo estructural:

Donde:
W
El
(R0,R1....R7)
El
DEC.
El
XOR , NOT

es un registro de 8 bits.
banco de registros est compuesto de 4 registros de 8 bits c/u.
ALU puede realizar 4 operaciones aritmticas: ADD, SUB, INC,
ALU tambin puede realizar 4 operaciones lgicas: AND, OR,

Indicar los bits de control para manejar la Ruta de Datos mostrada en el grfico
anterior. Presentar la simulacin para realizar las siguientes operaciones:
ADD R1,R2,R3
INC R2
XOR R2,R3,R3
DEC R1
NOT R2
Nota: Cada uno de los componentes debe ser diseado utilizando el estilo
algoritmico e interconectado utilizando el estilo estructural.

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