1

Arquitectura y Circuitos Bsicos para el Muestreo y

Retencin de una Seal.
Christian Alvarez, Diego Samaniego, Christian Urigen, Ruben Velez, Carlos Vizhay.
calvarezpu@est.ups.edu.ec
dsamaniego@est.ups.edu.ec
acuriguen@est.ups.edu.ec
rvelez@est.ups.edu.ec
cvizhnay@ups.edu.ec
Ingeniera Electrnica, Universidad Politcnica Salesiana
Cuenca-Ecuador

AbstractEn el siguiente documento se realiza una recopilacin de informacin sobre los circuitos bsicos que se podran
implementar en el muestreo y retencin de una seal, adems
de dar a conocer algunas de las arquitecturas que se encuentren
referentes al tema a analizar.

Para dicha seal ingrese al convertidor anlogo - digital,

sta debe ser muestreada, es decir, se toman valores discretos
en instantes de tiempo de la seal anloga, lo que recibe el
nombre de sampling

Index TermsSeal, Muestreo, Retencin, Arquitectura.

I. I NTRODUCCIN .
En el mundo en el que vivimos nos encontramos rodeados
de seales las cuales en su mayora son de naturaleza analgica, donde necesariamente para poder estudiar las caractersticas de dichas seales es necesario realizar un procesamiento
de las mismas, donde gracias al campo de DSP se ha podido
realizar el tratamiento de seales tanto de sonido, video entre
otras, el proceso de tratamiento para digitalizar una seal se
lo realiza gracias a un convertidor conocido como ADC que
convierte una seal analgica en una seal equivalente digital
donde uno de los procesos de digitalizacin es mediante el
muestreo y retencin de datos. Donde la idea de digitalizar
las seales presenta varias ventajas como es el caso de una
fcil amplificacin y reconstruccin de la seal entre otros.
II. CONVERSIN DE DATOS

Figure 1. Digitalizacin de una seal analogica

En la Figura 1. se puede observar el diagrama de bloques

que indica la secuencia desde la variable fisica entra al sistema
hasta que es transformada a seal digital (cdigo binario) [3].
Para que la seal a analizar pueda ingresar en un convertidor
anlogo - digital, sta debe ser muestreada, es decir, se deben
de tomar valores discretos de la seal en instantes de tiempo
de la seal anlogica, el proceso de discretizar la seal tiene
como nombre muestreo.[3].

El procesamiento digital de seales (DSP), de implementacin asequible con las modernas mquinas digitales,
proporciona una serie de capacidades y ventajas no disponibles
con los procesos analgicos. No obstante, el procesamiento
digital tambin tiene sus limitaciones, de modo que hay
algunas reas donde las soluciones analgicas son preferibles.
A. CONVERSIN ANALOGICO DIGITAL
La etapa de preprocesamiento incluye los circuitos, cuyas
caractersticas dependen fundamentalmente del tipo de sensor
utilizado. Estos circuitos permiten obtener una seal de entrada
al convertidor A/D con los niveles de tensin y ancho de banda
deseados.
La digitalizacin es un proceso que aplicado a una seal
analgica permite obtener una representacin de la misma
como una secuencia finita de palabras cdigo de longitud
tambin finita [2].

Figure 2. Conversin analogica digital[3].

En la Figura 2 se muestra grficamente el proceso de

digitalizacin aplicado a una seal analgica, donde para

realizar el muestreo de la seal cada muestra se esta tomando

a un mili segundo.
Al momento de realizar el muestreo de una seal lo que se
pretende es obtener una aproximacin a la seal original. Esta
aproximacin se mejora aumentando el numero de muestras
por segundo al momento de realizar el muestreo de la seal.[2].
III. T EOREMA DEL M UESTREO
La importancia del teorema del muestreo radica en que
establece un puente entre las seales de tiempo continuo y
las de tiempo discreto.La posibilidad de representar completamente una seal continua por una sucesin demuestras instantneas (bajo ciertas condiciones) establece una manera de
representar seales continuas por seales discretas. En muchos
contextos, el procesamiento de las seales discretas permite
mayor flexibilidad y a menudo es preferible al tratamiento de
seales continuas, en parte debido a la existencia de hardware
digital poderoso, programable y bajo costo. Esta tecnologa
ofrece la posibilidad de explotar el concepto de muestreo para
convertir una seal continua a una discreta, y luego procesarla
utilizando un sistema discreto, volver a convertirla para tener
nuevamente una seal de tiempo continuo. En otras palabras,
el procesamiento de seales continuas puede implementarse
como la cascada de tres sistemas: un muestreador, un sistema
discreto, y un reconstructor que permite obtener una seal
continua a partir de las muestras. [10]

Figure 4. Muestreo peridico de una seal analgica.[11]

El muestreo peridico establece una relacin entre las

variables t de tiempo continuo y n de tiempo discreto. De
hecho, estas variables se relacionan linealmente a travs del
periodo de muestreo T de tiempo discreto.

Figure 5. Relacion tiempo continuo y tiempo discreto.[11]

B. Teorema de Muestreo

Figure 3. Diagrama bloque de un conversor continuo a discreto (C/D) ideal.

A. Muestreo de seales analgicas.

Existen muchas maneras de muestrear una seal, la ms
comn es el muestreo peridico o uniforme. El mtodo obtiene
una representacin discreta en el tiempo de una seal continua
en tiempo es tomado muestras cada determinado perodo de
tiempo T. En otras palabras, la seal discreta x[n] se obtiene al
tomar muestras cada T segundos de una seal continua xc(t),
de acuerdo a la relacin.
Este proceso se describe mediante la relacin:
x [n] = xc (t)t=nT < n >
En la ecuacin (1) T es el perodo de muestreo, y su
recproca fs = 1/T es la frecuencia de muestreo, que se mide
en muestras por segundo. A veces es conveniente expresar la
frecuencia de muestreo en radianes por segundo, y en este
caso se indicar como Ws = 2p fs = 2p/T.
Este proceso se ilustra en la Figura 4. El intervalo de
tiempo T entre dos muestras sucesivas se denomina periodo
de muestreo o intervalo de muestreo, y su reciproco (1/T =
Fs ) se llama velocidad de muestreo (muestras por segundo)
o frecuencia de muestreo (Hertz).[11]

Dada una seal analgica cualesquiera, cmo se debe elegir

el periodo de muestreo T? cual es velocidad de muestres
F? Para contestar esta pregunta es necesario cierta informacin
sobre la caracterstica de la seal que va a ser muestreada.
En particular, se debe tener cierta informacin general sobre
el contenido de frecuencia de la seal. Generalmente, dicha
informacin se encuentra disponible, por ejemplo se sabe que
la frecuencia mayor en seales de voz ronda los 3KHz o
en las seales de televisin tiene componentes de frecuencia
importante hasta los 5MHz.
La informacin contenida en dichas seales se encuentra en
la amplitud, frecuencia y fase de las distintas componentes de
frecuencia, pero antes de obtener dichas seales no se conoce
sus caractersticas con detalle.
Por ejemplo, si Fmax = 3KHz, para seales de voz y Fmax
= 5MHz para seales de video, se puede ver que la mxima
frecuencia puede variar ligeramente, y para asegurar que Fmax
no sobrepase determinado valor, la seal analgica es pasada
a travs de un filtro que atene fuertemente las componentes
de frecuencia por encima de Fmax. En la prctica, este filtrado
se realiza antes del muestreo.
Se sabe que la frecuencia ms alta de una seal analgica
que puede reconstruirse sin ambigedad cuando la seal se
muestrea a una velocidad de Fs = 1/T es Fs/2. Cualquier
frecuencia por encima de Fs/2 o por debajo de Fs/2 produce muestras que son idnticas a las correspondientes a las
frecuencias dentro del intervalo Fs/2 F Fs/2. [11]
Para evitar las ambigedades, que resultan del aliasing, se
debe seleccionar una velocidad de muestreo lo suficientemente

alta, esto es, se debe escoger a Fs/2 mayor que a Fmax. Por
lo tanto para evitar el problema de aliasing, se selecciona a Fs
como
Fs > 2Fmax
Theorem 1. Si la frecuencia mas alta contenida en una seal
analgica xa (t) es Fmax = B y la seal se muestrea a una
velocidad Fs > 2Fmax , entonces xa (t) se puede recuperar
tatalmente de sus muestras mediante la siguiente funccion de
interpolacio:[11]
g(t) = sin(2Bt)
2Bt
IV. A RQUITECTURA DE M UESTREO Y R ETENCIN
El smbolo que se utiliza con frecuencia para el amplificador
S / H en los diagramas de bloques del sistema es un interruptor
en serie con un condensador (Figura 8). Aunque el conmutador
puede controlar el modo del dispositivo, y el condensador
puede almacenar un voltaje, un S / H usando slo estos
componentes tendra resultados deficientes.[5], [6]

Figure 6. Smbolo S/H6[5]

Figure 9. Arquitectura de lazo Cerrado con Integrador a la salida.[1]

En las arquitecturas de lazo abierto y la arquitectura de

lazo cerrado con seguidor en la salida, la transferencia de
carga, es una funcin de la tensin de entrada. Esto se da
porque el condensador de retencin est conectado a la seal
de entrada (a travs de un amplificador de memoria de entrada
intermedia).[6], [5]
La arquitectura de lazo cerrado con salida del integrador
mejora la este problema mediante la conexin de un condensador de retencin a tierra virtual en lugar de la seal de
entrada, de ah que la transferencia de carga es constante.[5],
[6]
Una nueva arquitectura que combina la velocidad de la configuracin de Lazo abierto y la exactitud de la configuracin
de lazo cerrado es la arquitectura actual multiplexado como
se muestra en la Figura 10.[5], [6]
Esta arquitectura proporciona una cancelacin de inyeccin
de carga, lo que hace que se debe usar un pequeo condensador
de retencin para conseguir altas velocidades sin la desventaja
de una gran etapa espera.[5], [6]

En la Arquitectura de Lazo abierto (Figura 7) los amplificadores de entrada y salida bfer son cada uno configurado
como seguidores de voltaje.[5], [6]

Figure 10. Arquitectura actual multiplexado.[5]

Figure 7. Arquitectura de Lazo abierto[5]

La ventaja de esta arquitectura es su velocidad, el tiempo

de adquisicin y el tiempo de asentamiento son cortos. La
desventaja de esta arquitectura es en su precisin, que sufre a
causa de la falta de retroalimentacin. [5], [6]
Para aplicaciones que requieren alta precisin, se puede
utilizar la arquitectura de lazo cerrado, ya sea con un seguidor
de salida (Figura 8) o con un integrador de salida (Figura
9). La retroalimentacin mejora significativamente la exactitud
de la S / H con respecto a la configuracin de lazo abierto,
aunque la velocidad es menor. Arquitectura de lazo Cerrado
con Integrador a la salida[5], [6]

En el modo de muestreo, la conductancia de fase de

entrada gm1 est conectado a la memoria intermedia de
salida, mientras que los interruptores S2 y S3 estn cerrados,
cortocircuitando de ese modo el condensador y la puesta a
tierra un extremo del condensador de retencin, lo que permite
que se cargue. La orden de retencin conecta gm2 fase de
entrada al buffer de salida y abre interruptores S2 y S3. La
diferencia de tensin causada por la inyeccin de carga en
el condensador de retencin se cancela por una polaridad
igual pero opuesta de la inyeccin de carga en el condensador
ficticia, que es el mismo valor que el condensador de retencin.
Por lo tanto, el rechazo de modo comn de los resultados de
GM2 en un paso de retencin reducido en gran medida.[5],
[6]
V. C IRCUITOS BSICOS DE M UESTREO Y R ETENCIN .
A. Propsito

Figure 8. Arquitectura de lazo Cerrado con Seguidor a la salida.[5]

Circuitos de muestreo y retencin son utlizados en sistemas

lineales. En algunos tipos de convertidores de analgico a

digital, la entrada se compara con una tensin generada internamente a partir de un convertidor de digital a analgico. El
circuito trata de una serie de valores y se detiene una vez que la
conversin de los voltajes son iguales, dentro de algn margen
de error definido. Si el valor de entrada se le permiti cambiar
durante este proceso de comparacin, la conversin resultante
sera inexacto y, posiblemente, completamente sin relacin
con el valor de entrada verdadera. Estos convertidores de
aproximaciones sucesivas se incorporan las muestras interna
y mantener circuitos. Adems, los circuitos de muestreo y
retencin se usan a menudo cuando mltiples muestras deben
ser medidos al mismo tiempo. Cada valor se muestrea y se
celebr, con un reloj de muestreo comn[1].

B. Implementacin
Para mantener la tensin de entrada tan estable como sea
posible, es esencial que el condensador tiene fuga muy baja, y
que no puede cargar en un grado significativo que llama para
una impedancia de entrada muy alta.
Un verdadero circuito de muestreo y retencin se conecta
a la memoria intermedia durante un corto perodo de tiempo,
una pista y circuito de retencin est diseado para realizar
un seguimiento continuo de entrada[1].

C. Muestreo.
El muestreo (en ingls, sampling) consiste en tomar muestras peridicas de la amplitud de onda. La velocidad con que
se toman esta muestra, es decir, el nmero de muestras por
segundo, es lo que se conoce como frecuencia de muestreo
y est en funcin del teorema de Nyquist, que indica que
la frecuencia de muestreo (fs) ser el doble de la frecuencia
mxima (fm) de la seal a muestrear.[4]

D. Circuito bsico de muestreo.

Este circuito tiene la desventaja de que no permite retener
el valor de la ltima muestra, sino que la salida vuelve a
0. En muchos casos, especficamente en el de la conversin
analgica-digital, hace falta un valor constante durante cierto
intervalo de tiempo para efectuar una conversin correcta. Para
lograr esto, es preciso realizar un muestreo con retencin.
Donde al terminar el intervalo de muestreo el ltimo valor
queda retenido en el capacitor.

E. Circuito bsico de muestreo y retencin.

Figure 12. Circuito Basico de Muestreo y Retencin.[6]

Un sistema de muestreo y retencin (sample and hold)

ideal transmitir instantneamente y sin errores el valor de su
entrada a la salida durante la etapa de muestreo y conservar
dicho valor indefinidamente, durante la etapa de retencin,
hasta que venga otra etapa de muestreo. En el caso real esto
no sucede, y tenemos varias fuentes de error que se traducen
en sendas especificacciones:[6]
F. Especificaciones del muestreo y retencin.
1) Tiempo de establecimiento:: Es el tiempo requerido,
durante el muestreo, para que la salida alcance su valor
final con una tolerancia especificada (que depender de la
aplicacin). Se debe a dos factores: la resistencia ON de la
llave (que justo con el capacitor C forma una constante de
tiempo) y la propia respuesta temporal del amplificador, que
podra inclusive tener oscilaciones transitorias.[6]
2) Error de ganancia:: Durante el muestreo (la llave cerrada) la salida debera seguir exactamente a la entrada. Sin
embargo podra haber pequeos errores de ganancia y tener
una ganancia, tpicamente, algo menor que 1. [6]
3) Error de offset: : Podra haber un desplazamiento de la
salida respecto a la entrada, en general debido al offset del
amplificador. [6]
4) Derivas durante la retencin: : Aunque idealmente el
capacitor C no tiene por donde descargarse cuando la llave
se abre, en la prctica nos encontramos con diversas fugas:
las prdidas debidas al C, la corriente de polarizacin del
amplificador operacional, las fugas a travs de la llave no
ideal, y las fugas a travs de imperfecciones en el circuito
impreso. Todo esto da origen a una deriva denominada en
ingls droop (que podra traducirse como una inclinacin
debida a falta de soporte), y que se expresa en mV/S. [6]
5) Tiempo de adquisicin (acquisition time): : Intervalo de
tiempo necesario con la seal presente despus de habilitar
el muestreo para que la salida alcance el valor de la entrada
con un error especificado (tpicamente 0,1%). En general se
toma un salto de mxima amplitud entre el valor retenido
previamente y el nuevo valor de salida.[6]
G. Circuito de muestreo y retencin tipo seguidor de fuente.

Figure 11. Circuito basico de muestreo.[6]

La implementacin ms simple de un circuito S/H es un

circuito de tipo seguidor fuente. Si bien es rpido, tiene
desventajas cuando se utiliza en circuitos de alta precisin

Fig. 11). En este circuito, cuando el reloj est ALTO, se entra

en el periodo de seguimiento de la seal y Sl y 53 se cierran
en tanto que S2 se abre. De este modo, el primer operacional
se realimenta directamente desde la salida eliminndose la
tensin de offset de entrada del amplificador B. Sin embargo,
cuando el reloj pasa a BAJO, comienza el periodo de retencin
y ambos amplificadores se realimentan por separado como
seguidores de tensin, garantizando el buen comportamiento
en frecuencia del sistema.[9]
Figure 13. S/H tipo seguidor de fuente.[8]

como el conmutador MOS tiene el tiempo de apertura influenciada por la tensin de entrada debido a la variacin en el
voltaje mnimo para la conduccin (V). [8]
Adems, la linealidad del circuito seguidor de fuente no permite alcanzar precisiones por encima de 7 bits de muestreo casi
siempre opera con un terminal a tierra, independientemente
de tensin de entrada, haciendo que el tiempo sea el mismo
para toda la gama tensin de entrada. Sin embargo, debido
a la caracterstica de paso bajo, es difcil obtener una alto
valor para el tiempo de establecimiento. Este circuito se puede
mejorar Cuando se utiliza un condensador de compensacin
en paralelo con RI y un interruptor CMOS con DUMMY. De
este modo, se puede llegar a tasas de 50 MHz y 8 Bit.[8]
H. Circuito S/H con realimentacin directa hacia la entrada
del circuito S/H. es la seal de reloj.
Dado que el conmutador del circuito S/H es simplemente,
uno o varios transistores, se imponen ciertas restricciones en
el rango de valores de la seal de entrada y salida. En primer
lugar, supongamos que el conmutador es un transistor NMOS
cuya tensin de puerta est conectada a un reloj cuyo estado
ALTO es VDD y su estado BAJO VSS . Por ejemplo, en el
caso de una lgica compatible TTL, VDD = 5V y Vss = OV.
Cuando el reloj est ALTO, el transistor debe ir a zona lineal
independientemente de la tensin de entrada y a zona de corte
si el reloj es BAJO.[8], [9]

Figure 15. Circuito S/H con eliminacin de offset y mejor comportamiento en frecuencia. Sl y S3 estn controlados por el reloj y S2 por el
complementado.[9]

J. Circuito S/H con eliminacin de efecto pedestal.

sta es otra configuracin parecida a la anterior pero que
cuenta con una caracterstica especial (Fig. 10). El condensador se encuentra entre el terminal negativo y la salida
de modo que la diferencia de tensin en el condensador
es VOUT Este signo negativo implica que, para conseguir
estabilizar el sistema con realimentacin negativa, se intercambian los roles habituales de las entradas inversoras y no
inversoras del amplificador A. A qu se debe la curiosa
realimentacin a travs del terminal positivo? Imaginemos que
se aparece una pequea excitacin, p. e. ruido, en VB durante
el periodo de seguimiento. Aceptemos que esta tensin crece.
En consecuencia, al estar conectado VB al terminal inversor,
VOUT disminuye. Como VOUT es la entrada no inversora del
amplificador A, el incremento inicial de VB causa un descenso
en la salida de A, que no es sino VB, estabilizando el sistema.
[9]

Figure 16. Circuito S/H con eliminacin de pedestal.[9]

Figure 14. Circuito S/H con realimentacin directa hacia la entrada del
circuito S/H. es la seal de reloj.[9]

I. Circuitos S/H mejorados con reduccin de offset.

En el apartado anterior, se vio que el mayor problema del
circuito S/H con reduccin de offset era el paso a saturacin
del amplificador operacional situado en la entrada. Un mtodo
sencillo para evitar este problema consiste en el uso de dos
conmutadores adicionales y la seal de reloj complementada (

K. Circuito S/H con paso por tierra en periodo de

seguimiento.
Este circuito cuenta con las siguientes propiedades. Cuando
el reloj est ALTO, los conmutadores 51 y 53 se cierran en
tanto que S2 se abre. En estas circunstancias, ocurren dos
cosas:
a) Los nudos B y OUT se cortocircuitan y, como Bes una
tierra virtual, VOUT =O durante el intervalo de seguimiento.

b) El condensador CH se carga con una diferencia de tensin

VIN. Sin embargo, cuando el reloj pasa a BAJO, S1 y S3 se
abren y S2 se cierra. En estas circunstancias, la tensin de
salida VOUT es la del condensador que se haba cargado con
una tensin ViN durante el periodo de seguimiento. [9]

condensador. Despus de un interruptor de tiempo S5 est

apagado. Si S5 y S6 estn cerrados, despus del cierre del
interruptor S7, hay una compensacin de error de inyeccin
carga anterior.[8]
R EFERENCES

Figure 17. Circuito S/H con paso a tierra en periodo de seguimiento.[9]

L. Circuito S/H utilizando 2 buffers de ganancias unitarias.

Un circuito con una complejidad para realizar el muestreo
de una seal es el que se presenta en el Figura. . . .. el cual
muestra una mayor complejidad en la toma de valores de
las muestras de voltaje del circuito. Donde la precisin que
presenta este circuito es de 12 bits. Cuando S1 y S2 estn cerrados, el condensador C1 se carga con la seal de entrada, que
se muestrea cuando S1 y S2 estn apagados. A continuacin,
cuando S4 y S5 estn cerradas y el condensador Cs est
conectado a la salida como una condensador de realimentacin
el voltaje de salida se actualiza para proporcionar un nuevo
valor muestreado.[8]

Figure 18. Circuito S/H utilizando 2 buffers de ganancias unitarias.[8]

Los interruptores S2 y S3 se utilizan para cargar el condensador con la tensin de Cof desplazamiento del amplificador A1, obteniendo as una sencilla compensacin de error
de desplazamiento. La contribucin de desplazamiento del
amplificador A2 es despreciable, teniendo en cuenta que es
mitigado por el De alta ganancia de la primera etapa. Una
caracterstica del circuito analizado es el uso de una estructura
para tratar de compensar el error de inyeccin de carga en la
celebracin de condensador (Ch). El circuito de compensacin
est compuesto por el amplificador de ganancia unidad B1,
el condensador Cx y S6 y S7. Amplificador B1 interruptor
de alimentacin S6 a las mismas condiciones interruptor
de polarizacin S5. Inicialmente el interruptor S6 se apaga
mediante la inyeccin de una parte de las cargas Cx del

[1] CIRCUITOS DE MUESTREO Y RETENCIN, Recuperado

de
http://www.dte.us.es/ing_inf/ins_elec/temario/Tema%206.
%20Circ.%20de%20muestreo%20y%20retenci%C3%B3n.pdf
[2] Manuel Mazo Quintas, Conversin de datos. y otros Serv. Pub.
Conversin de datos. y otros Serv. Pub. Univ. de Alcal de
Henares, 1989
[3] Huircn, Juan Ignacio, Conversores Anlogo-Digital y DigitalAnlogo, Conceptos Bsicos.
[4] CONVERSIN ANALGICA DIGITAL, Recuperado de http:
//docencia.izt.uam.mx/sgm8/diciembre/adc.pdf
[5] National Instruments, Literature Number: SNOA223, Application Note 775 Specifications and Architectures of Sample-andHold Amplifiers, 1998/05/08.
[6] University OF Minnesota Duluht, Sample-and-Hold
Circuits, Chapter 11, Visto 25-11-2014, Recuperado de
http://www.d.umn.edu/~htang/ECE5211_doc_files/ECE5211_
files/Chapter11.pdf
[7] Federico Miyara, CONVERSORE D/A Y A/D, Universidad Nacional de Rosario Facultad de Ciencias Exactas, Ingeniera y Agrimensura. Recuperado de http://www.fceia.unr.edu.
ar/enica3/da-ad.pdf
[8] R. L. Moreno, Projeto de um Circuito Sample-and-Hold Autozero, Universidade Estadual de Campinas.
[9] F. J. Franco Pelez, CIRCUITOS BASADOS EN AMPLIFICADORES OPERACIONALES Y CAPACIDADES, Facultad
de Fsicas de la Universidad Complutense de Madrid.
[10] Procesamiento digital de seales Cap 5 Universidad Nacional
del sur Argentina-2011
[11] UNDAMENTOS Y APLICACIN DEL MUESTREO EN
SEALES UBICADAS EN LAS BANDAS ALTAS DEL ESPECTRO_Scientia et Technica Ao XIV, No 39, Septiembre de
2008. Universidad Tecnolgica de Pereira. ISSN 0122-170