UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

Flip-Flop Sincrnico D.
El siguiente circuito implementa un flip-flop sincrnico tipo D en base a tres latch de NAND.
Este diagrama es la descripcin lgica del 7474, su diseo interno es en base a redes de disparo.
preset

Dset
1

clear
1

QN

clk

R
1

Dclr

D
1

Se tienen las siguientes formas de ondas que ilustran las conmutaciones internas:
preset
clear
clk
D
Dset
Dclr
S
R
Q
QN
1

El control asincrnico clear deja en estado inicial reset al flip-flop D. En (1).

Los cambios de D son registrados en el latch superior e inferior. En (2) y (5)
Los cantos del reloj provocan la conmutacin del latch de salida. Entre (3) y (4) se tiene una
secuencia de set; en (6) y (7) se tiene una secuencia reset.
Puede efectuarse un anlisis ms detallado de la configuracin de entrada de este flip-flop, para
esto se consideran en estado alto, las entradas preset y clear. De este modo la red simplificada puede
verse a continuacin:

Prof. Leopoldo Silva Bijit.

24-11-2014

29

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

Dset
1

S
Q

clk

QN

R
1

Dclr

D
1

Se consideran D y clk como entradas. Las salidas sern S y R. No se contempla en el anlisis el

latch de salida. Su comportamiento queda determinado por los cantos de bajada de R y S, y que se
asume que no se presentar la situacin en que ambas estn bajas.
Se tienen las siguientes ecuaciones, considerando como variables de estado a las seales: s, r, dset,
dclr, que se producen despus de un retardo, respecto de las salidas de las compuertas que se
asumen ideales:
S = (dset s )'
R = ( clk dclr s )'
Dset = ( dclr s )'
Dclr = ( D r)'
Las cuales implican la siguiente matriz de transiciones:
clk D

s r dset dclr
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
1011
1001
1000

00
1111
1111
1111
1111
1111
1111
1111
1111
1111
1101
1101
1111
1111
1101
1101
1111

01
1111
1111
1111
1111
1110
1110
1110
1110
1110
1100
1100
1110
1111
1101
1101
1111

11
1111
1111
0111
0111
0110
0110
1110
1110
1110
1000
0000
0110
0111
0001
1001
1111

10
1111
1111
0111
0111
0111
0111
1111
1111
1111
1001
0001
0111
0111
0001
1001
1111

S, R, Dset, Dclr

Prof. Leopoldo Silva Bijit.

24-11-2014

30

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

Observando la matriz, puede concluirse que:

Cuando el reloj est bajo, las rdenes S y R al latch de salida estn en 1, y por lo tanto ste est en
hold.
Con el reloj en bajo, existen dos estados estables, uno asociado a la entrada D=0 y el otro a D=1. Lo
cual establece los valores de los latchs de entrada; si la entrada D est en 0, se tienen Dset=0 y
Dclr=1. Con D=1 se tienen Dset= 1 y Dclr=0.
Si con el reloj bajo, cambia la entrada D, se cambia del estado 1101 al 1110 y viceversa. El cambio
de estado dura dos tiempos de propagacin.
Activacin del reloj.
Se puede pasar de entradas D=0, clk=0 a D=0 y clk=1.
La entrada D debe estar estable el tiempo de setup (puede haber un cambio de 1 a 0 en D, pero tiene
que permitir estabilizar los latch de entrada en estado 1101, lo cual puede durar dos propagaciones),
antes de que suba el reloj. Lo cual implica pasar del estado 1101 al 1001, activando un canto de
bajada en R, lo cual captura en el latch de salida el valor 0 de D. Mientras dura esta transicin ( un
tiempo de propagacin), no puede cambiarse D. Este requerimiento es el tiempo de hold.
Se puede pasar de entradas D=1, clk=0 a D=1 y clk=1.
La entrada D debe estar estable el tiempo de setup (puede haber un cambio de 0 a 1 en D, pero tiene
que permitir estabilizar los latch de entrada en estado 1110, lo cual puede durar dos propagaciones),
antes de que suba el reloj. Lo cual implica pasar del estado 1110 al 0110, activando un canto de
bajada en S, lo cual captura en el latch de salida el valor 1 de D. Mientras dura esta transicin ( un
tiempo de propagacin), no puede cambiarse D. Este requerimiento es el tiempo de hold.
Estando el reloj alto, D puede cambiar, esto no afecta al valor ya registrado, ya que no se activan ni
S ni R. En caso que D cambie de 0 a 1, habiendo grabado previamente un cero, permanece en
estado 1001. Si se hubiera grabado en la salida un uno, se cambia de 0110 a 0111, activando un
cambio en Dclr.
Luego de los posibles cambios anteriores, el reloj debe volver a cero, lo cual reestablece valores
normales, en uno lgico, para R y S. Quedando en estado 1101 1110 segn sea el valor de D.

Prof. Leopoldo Silva Bijit.

24-11-2014

31

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

Latch transparente.
Se denomina latch a un elemento de almacenamiento de un bit. Puede conceptualizarse como un
mux realimentado. Apenas G se active(en 1), inmediatamente en Q se copia el valor de D. Cuando
G se desactiva(va a 0) la salida Q se mantiene capturada(latch) mediante la va de realimentacin.
D
1

0
G
G

Una implementacin directa en base a compuertas es la siguiente:

D
G

S1
Q

S2

Cuando G est alto: Q sigue a D, en forma transparente; en caso contrario, Q permanece estable. El
circuito se denomina Latch D esttico, ya que mantiene el dato en Q, mientras G est inactivo, no
importando cunto tiempo permanezca bajo(siempre y cuando las fuentes permanezcan aplicadas).
Cuando D est alto(y despus de un tiempo, Q tambin estar alto), al ocurrir un canto de bajada en
G, se produce una perturbacin(un falso cero) en Q. Esto debido a que las seales S1 y S2
conmutan en tiempos diferentes. Esta perturbacin es inaceptable, pues genera oscilaciones.
Sin embargo existen dos dificultades importantes, una de ellas es si el ancho del pulso G es
demasiado angosto, esto implicara que el latch no alcanzara a setearse. Otra dificultad, y ms
importante, es si D cambia casi al mismo tiempo que el latch(candado) se cierra, con el canto de
bajada de G. En este caso no puede determinarse cual ser el valor que ser capturado.
Por estas razones, el diseo de dispositivos secuenciales debe garantizar que las entradas sean
vlidas y estables durante los perodos en que stas pueden influir sobre el cambio de estado. Para
el circuito analizado, estas restricciones son:
ancho pulso
G
D
set-up

Prof. Leopoldo Silva Bijit.

24-11-2014

hold

32

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

La seal G debe permanecer activa por el tiempo que sea suficiente para que el latch pueda capturar
el dato. Esto requiere un ancho mnimo para el pulso G.
El tiempo de set-up debe garantizar que el valor de D se haya propagado a travs del lazo de
realimentacin antes de que se cierre el latch.
El tiempo de hold debe garantizar que el latch est cerrado y Q estable antes de permitir cambios en
la entrada D.
Un latch sumamente usado para construir registros en computadores es el latch transparente. Un
ejemplo de stos es el 74LS373. Un esquema se ilustra a continuacin:
D

S
D

S
QN

R
I

Dn
Enable

Su principio de funcionamiento se ilustra a travs de algunas seales:

captura
Enable

D
S

R
Q
QN
1

transparente

En (1) queda en reset.

Se observa entre (2) y (3) que cambios de D con Enable = 0, no generan cambios.
Los cantos de subida y bajada de Enable generan las correspondientes conmutaciones del latch.
Estando Enable = 1, apenas ocurren cambios en la entrada se producen las conmutaciones del latch
que producen salida. En (4) comienza la conmutacin y hasta (5) hay salida "nueva" antes de la
captura del dato con el canto de bajada del Enable. Por esto se denomina transparente a este latch,
permite anticipar la salida del nuevo dato.
Se dice modo captura, ya que al bajar la seal Enable, la salida no puede cambiar.
Registros en base a flip-flops disparados por cantos (por ejemplo: 74LS374) cambian sus salidas
con el canto del reloj, y no anticipan como el latch que se acaba de explicar.

Prof. Leopoldo Silva Bijit.

24-11-2014

33

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

El ancho mnimo del pulso Enable debe ser mayor que S + R. Esto para esperar que hayan
terminado las transiciones de estados internos.
D no puede cambiar I antes del canto de subida de Enable. De esta forma se generan las seales S
o R, segn corresponda, en forma confiable.
D no puede cambiar D+S+R, antes del canto de bajada de Enable, para no cambiar las entradas
mientras ocurren transiciones internas. Equivale a un tiempo de set-up. El tiempo de hold es 0, pues
con el canto de bajada de Enable, S y R quedan en 1, luego de un tiempo mn(D , Dn).
Anlisis de Multivibrador aestable.
El siguiente circuito opera como un oscilador elemental:
Y

Init

z
x

El anlisis comienza identificando las variables de estado: x, y, z. Ya que X, Y, Z son salidas de

circuitos combinacionales ideales.
Se tienen: X = (z Init)' ; Y = x' ; Z = y'
Puede entonces escribirse la matriz de transiciones:
Init

xyz
000
001
010
011
100
101
110
111

0
111
111
110
110
101
101
100
100

1
111
011
110
010
101
001
100
000

X,Y,Z

Donde se aprecia un solo estado estable (101), con Init = 0. Si Init est en cero, despus de algn
tiempo, no importando cual es el estado inicial, el sistema queda en estado 101.
Cuando llega un canto de subida en Init, se pasa a prximo estado 001 (sin carreras, ya que slo
cambia una variable de estado), debe ir a cero la variable x. Esto se produce despus de x.

Prof. Leopoldo Silva Bijit.

24-11-2014

34

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

Habindose establecido el estado 001, debe efectuarse la transicin a 011, nuevamente sin carreras
y despus de y debe subir a uno la variable y. Y as sucesivamente hasta llegar al estado 101,
donde el ciclo de transiciones inestables vuelve a repetirse.
Init

Z
Y
X

Se muestra un perodo de la oscilacin. En el ciclo ocurre tpHL y tpLh para cada compuerta. Si las
compuertas son iguales, el perodo resulta: T = 3 ( tpHL + tpLH) .
Similares comportamientos tienen un nmero impar de inversores, donde la salida del ltimo es la
entrada del primero. En el caso de desear simular el circuito, es preciso colocar una seal de Init, de
tal modo de, despus de algunos ticks, llevar todas las salidas a valores lgicos estables.
Los flip-flops se clasifican como multivibradores biestables.
Multivibrador monoestable.
Este dispositivo permite generar un pulso de ancho programable. Se suele emplear para generar
temporizadores, que desencadenen eventos despus de un tiempo dado.
Consisten en incorporar un retardo, generalmente mayor que el de propagacin, pudiendo ser el
ancho del pulso generado del orden de los microsegundos. ( ver el 74LS123).
El siguiente circuito ilustra un diseo posible:
R
Q

Q'

Con la seal R se inicia el multivibrador. La componente que genera el retardo, suele ser una red
RC, que se intercala despus del inversor(y en forma externa al chip). Para fines de simulacin se
agrand el tiempo de propagacin del inversor.
Se obtienen las siguientes formas de ondas:
S
R
Q'
Q
1
Prof. Leopoldo Silva Bijit.

Disparo
24-11-2014

4
35

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

La orden para iniciar la medicin de tiempo es el canto de subida de R.

Cuando ocurre un canto de subida en R (1) comienza una conmutacin del latch de NOR. Despus
que ocurre el canto de bajada de Q, pasa el tiempo del retardo hasta que S sube (2). Cuando S sube
deja Q' en cero. El tiempo que el multivibrador genera es la seal Q'. Este tiempo se muestra entre
los marcadores (3) y (4), el evento que dispara al multivibrador es el canto de subida de R.
Para operar correctamente debe reponerse a cero la seal R.
Algunos multivibradores son redisparables, esto implica que si existen pulsos en R, mientras se est
generando la banda de tiempo, que es propia del multivibrador ( entre (3) y (4)), vuelve a comenzar
la medicin del tiempo. Los no redisparables, imponen que hasta que Q' no haya bajado, no tienen
efectos los pulsos en R.
El anlisis anterior est basado en usar los conceptos del latch. Sin embargo, puede efectuarse un
anlisis asincrnico, como se ver a continuacin.
Anlisis: Si se denomina Y a la salida del inversor; se tendr una nueva variable de estado, se
tendrn:
Q+ = (R+qn)' ; Qn+ = (S+q)' ; Y = q' ; S = y
Eliminando la variable interna S, se logra:
Q+ = R' qn'; Qn+ = y' q' ; Y = q'
Con la siguiente tabla de transiciones:
R

q qn y
000
001
010
011
100
101
110
111

0
111
101
011
001
100
100
000
000

1
011
001
011
001
000
000
000
000

Q+, Qn+, Y

Con estado inicial 100, y entrada R = 0. El canto de subida inicia la transicin a 000 sin carreras.
Luego del retardo R pasa a estado inestable 000, el que inicia otra transicin; esta vez con
carreras de las variables qn e y. En el caso del multivibrador, se asume Y mucho mayor que S.
Debido a esto llega primero al estado 010, el cual sostiene la transicin de y que an est en curso;
llegando finalmente despus de Y ( a partir del canto de bajada de q) al estado, tambin inestable:
011.
Lo cual excita a la variable qn que baja a cero despus de S. Lo cual lleva al estado estable 001.
Finalizando el ciclo del monoestable.
La entrada es R, la salida es qn. En R se aplica un canto de subida, y se inicia una ventana de
tiempo, de largo Y, en qn.

Prof. Leopoldo Silva Bijit.

24-11-2014

36

UNIVERSIDAD TECNICA FEDERICO SANTA MARIA

DEPARTAMENTO DE ELECTRONICA
ELO211 Sistemas Digitales

El armado del multivibrador consiste en reponer la entrada R a cero, lo cual despus de algunas
transiciones coloca a la mquina en estado 100. Y puede volver a emplearse el temporizador, para
ello, debe esperarse un tiempo algo mayor que a Y.
Un circuito ms sencillo es el siguiente:
R

Prof. Leopoldo Silva Bijit.

24-11-2014

37