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SISTEMAS DIGITALES BASICOS

TRABAJO COLABORATIVO 2

CURSO 201417A

PRESENTADO POR

TUTOR
DIANA GISSELA VICTORIA

GRUPO 201417-22

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

ESCUELA DE CIENCIAS BASICAS TECNOLOGIA E INGENIERIA ECBTI
INGENIERIA ELECTRONICA
POPAYAN CAUCA
2014

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TABLA DE CONTENIDO

INTRODUCCION ..................................................................................................................... 3

OBJETIVOS ............................................................................................................................ 4

DESARROLLO DE LA ACTIVIDAD ......................................................................................... 5

CONCLUSIONES .................................................................................................................... 8

REFERENTES BIBLIOGRAFICOS ......................................................................................... 9

3
INTRODUCCIN
En este diseo de circuito lgico, se nos convierte en la base para que Nos
familiaricemos con el diseo de dispositivos electrnicos, que nos van a permitir en un
futuro dar soluciones a necesidades sentidas en nuestro diario vivir.
Asi quela ampliacin de ideas renovadas, actualizadas y la bsqueda de senderos
vlidos a la hora de tomar decisiones referentes al diseo e implementacin de
circuitos electrnicos digitales es grandsima.
La temtica a trabajar est en el contenido del mdulo de Sistemas Digitales Bsicos,
el cual contiene informacin relevante orientada al diseo e implementacin de
circuitos lgicos. En la construccin de estos dos circuitos nos profundizara en temas
como operaciones binarias, lgica combinacional, familias de integrados digitales
existente, en fin el conocimiento ser extenso y porque no decirlo as, maravilloso.

4
OBJETIVOS

5
1. Para el circuito que se presenta a continuacin, determine
a. Tabla de verdad
b. Expresin booleana
c. Implementacin en el simulador
TABLA DE VERDAD
A
B
C

EXPRESION BOOLEANA F = BC+AB

SIMULACION DE CIRCUITO

RESULTADO DE LA COMPILACION

0
0

0
0

0
1

1
0

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1

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1

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1

0
0
0

CODIGO VHDL IMPLEMENTADO EN LA APLICACION

--------------------------------------------------------------------------------- Title
: Ejercicio_1
-- Design : Ejercicio_1
-- Author : Edison Dario Benavides Bonilla
-- Company : Universidad Nacional Abierta y a Distancia
--------------------------------------------------------------------------------- Generated : Sat Nov 1 16:52:17 2014
-- From
: interface description file
-- By
: Itf2Vhdl ver. 1.22
--------------------------------------------------------------------------------- Description : Ejercicio #1 del trabajo colaborativo 1
-------------------------------------------------------------------------------library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Ejercicio_1 is
port(
A : in STD_LOGIC; -- 3 entradas logicas A,B,C que pueden tomar valores 0 y 1
B : in STD_LOGIC;
C : in STD_LOGIC;
F : out STD_LOGIC -- 1 Salida que depende de la combinacin y estructura
logica de las 3 entradas
);
end Ejercicio_1;
architecture Ejercicio_1 of Ejercicio_1 is
begin
F<= (NOT B AND NOT C) OR (NOT A AND B); -- Sintaxis de Ejercicio#1 simplificado
F=(B'C'+A'B)
end Ejercicio_1;

SIMULACION EN VHDL

2. Para el circuito que se presenta a continuacin, determine

a. Tabla de verdad
b. Expresin booleana
c. Implementacin en el simulador
TABLA DE VERDAD

EXPRESION BOOLEANA

F = A+B+C

SIMULACION DEL CIRCUITO

RESULTADO DE LA COMPILACION

0
0

0
0

0
1

1
1

0
1

1
0

1
0

1
1

1
1
1

0
1
1

1
0
1

1
0
1

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SIMULACION EN VHDL

CODIGO VHDL IMPLEMENTADO EN LA APLICACION

--------------------------------------------------------------------------------- Title
: Ejercicio_2
-- Design : Ejercicio_2
-- Author : Edison Dario Benavides Bonilla
-- Company : Universidad Nacional Abierta y a Distancia
---------------------------------------------------------------------------------- Generated : Sat Nov 1 17:38:54 2014
-- From
: interface description file
-- By
: Itf2Vhdl ver. 1.22
---------------------------------------------------------------------------------- Description : Ejercicio #2 del trabajo colaborativo 1
-------------------------------------------------------------------------------library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Ejercicio_2 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
F : out STD_LOGIC
);
end Ejercicio_2;
architecture Ejercicio_2 of Ejercicio_2 is
begin
F<= NOT A OR NOT B OR C;
end Ejercicio_2;

-- 3 Entradas logicas A, B, C; una salida F

-- Sintaxis ejercicio #2 simplificado F= A'+B'+C

9
3. A partir de la tabla de karnaug dada, determine:
a. La expresin booleana, b. Grafica del circuito lgico c. Implementacin en el simul

F=BD+ABCD+ABC+ABD
Expresin simplificada
F = BD+ABC+BCD

TABLA DE VERDAD
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F
1
0
1
0
0
0
0
1
1
0
1
0
0
0
1
1

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RESULTADO DE LA COMPILACION

CODIGO VHDL IMPLEMENTADO EN LA APLICACION

--------------------------------------------------------------------------------- Title
: Ejercicio_3
-- Design : Ejercicio_3
-- Author : Edison Dario Benavides Bonilla
-- Company : UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA
---------------------------------------------------------------------------------- Generated : Sat Nov 1 13:35:03 2014
-- From
: interface description file
-- By
: Itf2Vhdl ver. 1.22
---------------------------------------------------------------------------------- Description : Ejercicio #3 de la guia trabajo colaborativo 1
-------------------------------------------------------------------------------library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Ejercicio_3 is
port(
A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
D : in STD_LOGIC;
F : out STD_LOGIC
);
end Ejercicio_3;

-- 4 entradas logicas, A,B,C,D

-- 1 Salida F

architecture Ejercicio_3 of Ejercicio_3 is

begin
F<= (NOT B AND NOT D)OR (A AND B AND C)OR (B AND C AND D);
--Sintaxis ejercicio #3 F= B'D'+ABC+BCD
end Ejercicio_3;

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SIMULACION EN VHDL

4. A partir de la tabla de verdad realizar el diagrama del circuito y simulacin en el

programa, representado en la siguiente funcin:

F = C + AB
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

F
0
1
0
1
1
1
0
1

12

CODIGO VHDL IMPLEMENTADO EN LA APLICACIN

library IEEE;
use IEEE.std_logic_1164.all;
entity EJER4 is
port ( A,B,C : in std_logic;
F : out std_logic);
end EJER4 ;
architecture EJERCICIO4 of EJER4 is
begin
F <= (A OR NOT B) AND C;
end EJERCICIO4;
RESULTADO DE LA COMPILACION

SIMULACION EN VHL

5. Simplifique las siguientes expresiones lgicas, realice la tabla de verdad y

simulacin del circuito.

ABC + ABC + ABC + ABC + ABC

ABC + ABC + A

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LITERAL A
ABC + ABC + ABC + ABC + ABC

F = BC + BC + AB
CODIGO VHDL IMPLEMENTADO EN LA APLICACIN
library IEEE;
use IEEE.std_logic_1164.all;
entity EJER5A is
port ( A,B,C : in std_logic;
F : out std_logic);
end EJER5A ;
architecture EJERCICIO5A of EJER5A is
begin
F <= (B AND C) OR(NOT B AND NOT C) OR (A AND NOT B) ;
end EJERCICIO5A;
RESULTADO DE COMPILACION

SIMULACION EN VHL

14

CONCLUSIONES
La electrnica digital nos ofrece un vasto conocimiento del mundo moderno, esta es la
tesis que se deriva de la realizacin de nuestro proyecto de trabajo y nos deja entre
dicho que es un mundo fascinante, lleno de mucha imaginacin ,es por esto que este
proyecto es de gran importancia en nuestro mundo profesional ya que la enseanza
que deja es inconmensurable