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Universidad Pedaggica y Tecnolgica de Colombia.

III EXAMEN ELECTRONICA DIGITAL II

III EXAMEN ELECTRONICA DIGITAL II


Andrs David Suarez Gmez @hotmail.com,
Andersson Gabriel Garca Garca, anderso08@hotmail.com
Universidad Pedaggica y Tecnolgica de Colombia

Resumen- Con ste taller-parcial se pretende reforzar los


conceptos bsicos de programacin en VHDL mediante software
especial de programacin de Altera y herramienta CAD
Quartus II. Tambin se pretende realizar diseos de mquinas
de estados aplicados en diferentes casos,
incluido el
almacenamiento de datos en una memoria RAM; adems se
pretende comprender a fondo lo relacionado con los ADCs.
Palabras clave FPGA, programacin, Tarjeta de desarrollo,
anlisis temporal, VHDL, ADC, RAM, mquina de estados.
Abstract- With this lab is to reinforce the basic concepts of
programming in VHDL using special programming software and
Altera Quartus II CAD tool. It also aims to make state machine
designs applied in different cases, including the storage of data in
RAM; also aims to thoroughly understand what related to the
ADCs.
Key words- FPGA, programming, development board, temporal
analysis, VHDL, ADC, RAM, state machine.

I.

INTRODUCCIN

Actualmente, los lenguajes de programacin de


hardware, tanto VHDL como Verilog, han facilitado el
proceso
de
diseo de
sistemas
digitales,
potencializando las herramientas CAD para programar
las tarjetas bsicas de Altera, FPGAs, PAL, PLA,
GAL y otras plataformas bsicamente observadas.
VHDL es un lenguaje con una sintaxis amplia y
flexible que permite el modelado estructural, en flujo
de datos y de comportamiento hardware. Este tipo de
lenguaje permite el modelado preciso en distintos
estilos del comportamiento. En particular, El lenguaje
VHDL permite realizar la descripcin de circuitos y
sistemas digitales empleando uno (o una mezcla) de
tres estilos conocidos como RTL (Flujo de datos),
Estructural y Comportamental.

Los lenguajes de descripcin de han facilitado


enormemente el proceso de diseo de sistemas
digitales, incrementando y potencializando las
capacidades de las herramientas CAD basadas en este
tipo de lenguajes para realizar la descripcin de
sistemas complejos y/o de gran tamao. Un software
importante es el Quartus II el cual permite al
desarrollador compilar sus diseos, realizar anlisis
temporales, examinar diagramas RTL y configurar el
dispositivo de destino con el programador.

III. MATERIALES Y EQUIPO UTILIZADOS

Software de programacin Quartus II proveniente


de Altera.
Computador para programar.
Tarjeta de desarrollo FPGA DE1 o DE2 de
Terasic.
IV. PROCEDIMIENTO Y DESARROLLO DE LA
PRCTICA
(1) Suponga que es contratado por una empresa y es
asignado al diseo de una aplicacin que requiere una seal
de control a partir de un generador de seales digitales. La
forma de onda por establecer es mostrada a continuacin,
dicha seal debe ser obtenida a partir de una seal de reloj
de 25Khz (CLK).

Fig 1. Seal obtenida a partir de una seal de reloj de 25Khz

a) Describa el comportamiento del generador como


una mquina de estado finito de Moore.

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Fig. 2. mquina de estado finito de Moore

b) Describa la mquina de estados en lenguaje VHDL.

when S5 => Z <= '1';


Edo_Fut <= S6;

library ieee;
use ieee.std_logic_1164.all;

when S6 => Z <= '0';


Edo_Fut <= S7;

entity MOORE is
port (CLK: in std_logic;
Z: out std_logic);
end MOORE;

when S7 => Z <= '0';


Edo_Fut <= S0;

proceso1: process (Edo_Pres) begin


case Edo_Pres is

end case;
end process proceso1;
proceso2: process (CLK) begin
if (CLK'event and CLK = '1')then
Edo_Pres <= Edo_Fut;
end if;
end process proceso2;
end ARQ_MOORE;

when S0 => Z<= '0';


Edo_Fut <= S1;

c) Establezca la simulacin temporal de la mquina de


estados.

architecture ARQ_MOORE of MOORE is


type Estados is (S0, S1, S2, S3, S4, S5, S6, S7);
signal Edo_Pres, Edo_Fut: Estados;
begin

when S1 => Z <= '1';


Edo_Fut <= S2;
Fig. 3. Seal obtenida a partir de una seal de reloj de 25Khz

when S2 => Z <= '0';


Edo_Fut <= S3;

Se observan algunos retardos de tiempo.

when S3 => Z <= '1';


Edo_Fut <= S4;

d) Implemente y pruebe el funcionamiento del


generador de seales mediante el uso de una tarjeta de
desarrollo DE1 de Terasic.

when S4 => Z <= '1';


Edo_Fut <= S5;

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Se comprob efectivamente el funcionamiento del


generador de seales en la tarjeta de desarrollo DE1 de
Terasic, asignndose un led como salida.

VI. BIBLIOGRAFA

[1]
T.L. Floyd, Digital Fundamentals, 9th Edition,
Prentice Hall, 2006.
[2]
Peter J. Ashenden. The VHDL Cookbook.
First Edition. Department of Computer Science.
University of Adelaide. South Australia. 1990.
[3]

Alteras web page. www.altera.com

[4]
Alteras FPGA development boards DE1 and
DE2, User manuals. Available at www.altera.com and
www.terasic.com
[5]
IEEE Standard VHDL Language Reference
Manual. IEEE Std 1076-2002.