UNIVERSIDAD UNIVERSIDAD

NACIONAL AUTNOMA DE NACIONAL AUTNOMA DE

MXICO MXICO
FACULTAD DE INGENIERA FACULTAD DE INGENIERA
DISEO DIGITAL DISEO DIGITAL
CALCULADORA DE 4 BITS
SUMADOR COMPLETO: Cuando adems de tener los 2 bits correspondientes al
cosumado y al sumado, se tiene un acarreo inicial C
0
, con acarreo final C. Su
diagrama a bloques se muestra en la figura siguiente:
Donde C
0
es el acarreo posterior y C el acarreo final.
La abla funcional del sumador com!leo es:
DEC " # C
0
C S
0
$
2
%
&
'
(
)
0
0
0
0
$
$
$
$
0
0
$
$
0
0
$
$
0
$
0
$
0
$
0
$
0
0
0
$
0
$
$
$
0
$
$
0
$
0
0
$
De la definicin de O E"C (cuando el nmero de entradas con valor $ es impar, la
funcin es igual a $, en caso contrario es igual a 0, la suma S es igual a:
S * " OE"C # OE"C C
0
!l acarreo final C, en forma cannica es:
C * SUMA
mini+rminos
,%-'-(-).
Los ma!as / para S y C son.
La funci0n reducida es:
C * "# 1 #C
0
1 "C
0
!l logigrama de S y C es:
Donde la compuerta O de % entradas se obtuvo a partir de 2 compuertas O de 2
entradas.
!l circuito o!ol0gico del sumador com!leo es:
Donde S se representa por D
$
y C por D
2
.
Obenci0n de un SUMADOR COMPLETO a !arir de dos SEM2SUMADORES
"artiendo de la e#presin del acarreo final C del sumador completo, se $acen
cannicos los dos t%rminos &ue contienen a C
0
:
C * "# 1 #C
0
1 "C
0
* "# 1 #," 1 "3.C
0
1 ",# 1#3.C
0
*
* "# 1 "#C
0
1 "3#C
0
1 "#C
0
1 "#3C
0
* "# 1 "#C
0
1"3#C
0
1 "#3C
0
*
* "# ,$ 1 C
0
. 1 C
0
,"3# 1 "#3. * "# 1 C
0
," OE"C #.
La siguiente figura muestra el logigrama de un sumador com!leo a partir de
dos semisumadores:
Donde la compuerta O de % entradas se obtuvo a partir de dos compuertas O de 2
entradas.
!l circuito o!ol0gico es:
Donde S se representa por D
$
y C por D
2
.
SEM2RESTADOR4 Es aquel que iene un bi !ara el minuendo 5 oro !ara el
susraendo6 Para el caso de que un bi del minuendo sea menor que el bi del
susraendo- se endr7 un !r+samo P6 El diagrama a bloques se !resena en
la figura ad8una6
La abla funcional para el semiresador es:
DEC " # P R
0
$
2
%
0
0
$
$
0
$
0
$
0
$
0
0
0
$
$
0
Los ma!as / para R y P son:
'esumiendo:
P * "3 # y R * " O E"C #
RESTADOR COMPLETO4 Es aquel que considera un !r+samo inicial P
0
-
aunado a los bis del minuendo 5 el susraendo6 Su diagrama a bloques se
!resena en la figura ad8una6
La abla funcional del resador com!leo es:
DEC " # P
0
P R
0
$
2
%
&
'
(
)
0
0
0
0
$
$
$
$
0
0
$
$
0
0
$
$
0
$
0
$
0
$
0
$
0
$
$
$
0
0
0
$
0
$
$
0
$
0
0
$
!l !r+samo final P, en forma cannica es:
P * SUMAmini+rminos ,$-2-%-).
Los ma!as / para R y P son:
De la definicin de OE"C (cuando el nmero de entradas con valor $ es impar, la
funcin es igual a $, en caso contrario es igual a 0, la resa R es igual a:
R * " OE"C # OE"C C
0

La funcin reducida del pr%stamo final P es:
P * "3# 1 #P
0
1"3P
0
La siguiente figura presenta el logigrama del resador com!leo:
Circuio o!ol0gico del resador com!leo:
Donde R se representa por D
$
y P por D
2
.
(uevamente, la compuerta O de % entradas se puede obtener a partir de dos
compuertas O de 2 entradas.
Obenci0n de un RESTADOR COMPLETO a !arir de dos SEM2RESTADORES
"artiendo de la e#presin del pr%stamo final P del restador completo, se $acen
cannicos los dos t%rminos &ue contienen a P
0
:
C * "3# 1 #P
0
1 "3P
0
* "# 1 #," 1 "3.P
0
1 "3,# 1#3.P
0
*
* "3# 1 "#P
0
1 "3#P
0
1 "3#P
0
1 "3#3P
0
* "3# 1 "#P
0
1"3#P
0
1 "3#3P
0
*
* "3# ,$ 1 P
0
. 1 P
0
,"# 1 "3#3. * "3# 1 P
0
," OE"C #.3
!l logigrama del resador com!leo en base a dos semiresadores es:
La siguiente figura presenta el circuio o!ol0gico del resador com!leo a partir
de 2 semiresadores:
Donde R se representa por D
$
y P por D
2
.
Muli!licador de & bis
). *ntroduccin
).)+ultiplicacin ,inario
La multiplicacin de dos nmeros binarios se reali-a efectuando adiciones
sucesivas y acarreos. . manera de e/emplo se tienen los dos nmeros
binarios siguientes:
)0)) +ultiplicando ())
1 ))0)
)0))
0000
)0))
)0))
$000$$$$
+ultiplicador ()2
"roducto ()32
!ste proceso consiste en e#aminar los bits sucesivos del multiplicador,
empe-ando con el LS,. Si el bit multiplicador es ), el multiplicando se
transcribe aba/o4 si se trata de un 0, se escriben ceros aba/o. Los nmeros
puestos en l5neas sucesivas se corren una posicin a la i-&uierda en
relacin con la l5nea anterior. Cuando todos los bits multiplicadores se $an
e#aminado, las diversas l5neas se suman para producir el producto final de
la multiplicacin.
).6.lgoritmo ,sico
!n resumen, el algoritmo en el &ue se basa el multiplicador, se reduce a
una multiplicacin binaria de 6 nmeros de 3 bits cada uno. De esta manera
el circuito se basa en la siguiente funcin:
.
2
.
6
.
)
1 ,
2
,
6
,
)
.
2
,
0
.
6
,
0
.
)
,
0
.
2
,
)
.
6
,
)
.
)
,
)
.
0
,
)
.
2
,
6
.
6
,
6
.
)
,
6
.
0
,
6
.
2
,
2
.
6
,
2
.
)
,
2
.
0
,
2
C
7
.carreo
.
2
,
2
.
2
,
6
8 .
6
,
2
.
2
,
)
8 .
6
,
6
8
.
)
,
2
.
2
,
0
8 .
6
,
)
8
.
)
,
6
8 .
0
,
2
.
6
,
0
8 .
)
,
)
8
.
0
,
6
.
)
,
0
8 .
0
,
)
Como se puede observar, el circuito consistir nicamente de
multiplicaciones y de sumas sucesivas, de las distintas combinaciones de
los t%rminos de entrada (.
2
.
6
.
)
.
0
, ,
2
,
6
,
)
,
0
resultando las salidas en un
nmero de 9 bits, producto de la suma total : ; bits de la suma de los
productos y un bit resultado del acarreo.
6. *mplementacin
6.)Comentario
"ara la reali-acin del circuito multiplicador de 3 bits, se opt por el mane/o
de puertas .(D ;3LS09 y sumadores paralelos de 3 bits ;3LS92,
funcionando en cascada para la reali-acin de las sumas sucesivas con
acarreo.
6.6Componentes
- 3 C*s ;3LS09 ()< Compuertas .(D
- < Sumadores "aralelos de 3 ,its (;3LS92
- 9 L!Ds
- 9 resistencias de 660
2. =unciones del Circuito
=uncin =) : >peracin "roducto
=uncin =6 : >peracin Suma "arcial * (LS,
=uncin =2 : >peracin Suma "arcial ** (+S,
=uncin =3 : ?isuali-acin
2.).) =uncin =) : >peracin "roducto
2.).).) =uncionamiento
La =uncin "roducto, es reali-ada por 3 C*s 77L ;3LS09, &ue reali-an
los distintos productos entre los bits de entrada de cada nmero de 3
bits.
2.).).6 !ntradas
"ara esta funcin se presentan cuatro entradas por cada nmero a
ser multiplicado, esto es, 9 entradas en total. Cada bit de cada
nmero representa una entrada para dic$a funcin, $aciendo &ue
cada compuerta .(D realice el producto de las diferentes
combinaciones de bits de cada nmero a la entrada. Desde el
producto .
0
,
0
$asta el producto .
2
,
2
.
Enrada $ .
2
.
6
.
)
.
0
Enrada 2 ,
2
,
6
,
)
,
0
!/emplificando lo anterior, se muestra uno de las compuertas .(D,
con las entradas .
0
y ,
0
.
De esta manera, la funcin "roducto reali-a todos los productos
posibles para cada bit de entrada, transmitiendo a la salida los
productos para ser procesados por la siguiente funcin : =uncin
Suma "arcial *.
2.).).2 Salidas
Las salidas de la funcin =) son los productos finales de cada
combinacin de entradas.
SAL2DAS DE LA 9U:C2O: 9$
.
2
,
0
.
6
,
0
.
)
,
0
.
0
,
0
.
2
,
)
.
6
,
)
.
)
,
)
.
0
,
)
.
2
,
6
.
6
,
6
.
)
,
6
.
0
,
6
.
2
,
2
.
6
,
2
.
)
,
2
.
0
,
2
2.).).3 Diagrama de la =uncin =)
2.).6 =uncin =6 : >peracin Suma "arcial * (LS,s
2.).6.) =uncionamiento
La Funcin Suma Parcial I es reali-ada con tres sumadores paralelos
77L ;3LS92. !n esta funcin, se reali-an tres sumas sucesivas, por lo
&ue son necesarios tres sumadores ;3LS92. .&u5 se reali-an las
sumas parciales de las primeras cuatro columnas de la operacin
multiplicacin del algoritmo. !sto es:
!ntrada )@) .
2
,
0
.
6
,
0
.
)
,
0
.
0
,
0
!ntrada )@6 .
6
,
)
.
)
,
)
.
0
,
)
0
!ntrada 6@6 .
)
,
6
.
0
,
6
0 0
!ntrada 2@6 .
0
,
2
0 0 0
Suma "arcial
(salida
C
S
.carre
o
.
2
,
0
8 .
6
,
)
8
.
)
,
6
8 .
0
,
2
.
6
,
0
8 .
)
,
)
8 .
0
,
6
.
)
,
0
8 .
0
,
)
.
0
,
0
Suma Parcial de las Primeras
& Columnas
2.).6.6 !ntradas
Las entradas de la funcin =6 son los productos dados a la salida de
la funcin =), listados en la tabla anterior, los cuales sern sumados
en esta funcin.
SUMA $
.
2
,
0
.
6
,
0
.
)
,
0
.
0
,
0
8 .
6
,
)
.
)
,
)
.
0
,
)
0
C
)
(acarreo
)
S
)3
A .
2
,
0
8 .
6
,
)
S
)2
A.
6
,
0
8 .
)
,
)
S
)6
A.
)
,
0
8 .
0
,
)
S
))
A.
0
,
0
SUMA 2
S
)3
S
)2
S
)6
S
))
8 .
)
,
6
.
0
,
6
0 0
C
6
(acarreo 6
S
63
A.
2
,
0
8
.
6
,
)
8 .
)
,
6
S
62
A.
6
,
0
8 .
)
,
)
8 .
0
,
6
S
66
A.
)
,
0
8
.
0
,
)
S
6)
A.
0
,
0
SUMA %
S
63
S
62
S
66
S
6)
8 .
0
,
2
0 0 0
C
2
(acarreo 2
.
2
,
0
8 .
6
,
)
8
.
)
,
6
8 .
0
,
2
.
6
,
0
8 .
)
,
)
8
.
0
,
6
.
)
,
0
8 .
0
,
)
.
0
,
0
2.).6.2 Diagrama de la =uncin =6
2.).6.3 Salidas
Las salidas son dadas por el ltimo sumador de la funcin. La salida
del tercer sumador representa a los primeros cuatro bits de la
multiplicacin final (los cuatro bits menos significativos : LS, @ del
resultado final, por lo &ue estas salidas van directamente a la funcin
visuali-acin (=3.
!l acarreo correspondiente C
#
para cada suma es integrado a la
siguiente funcin (=2 para su registro final.
2.).2 =uncin =2 : >peracin Suma "arcial ** (+S,s
2.).2.) =uncionamiento
La funcin Suma Parcial II reali-a la suma de los productos restantes
de la multiplicacin binaria. .simismo, computa los acarreos C
)
, C
6
, C
2
debidos a la primera suma parcial reali-ada por la funcin =6.
!n esta funcin se reali-a la suma binaria de las ltimas tres
columnas del algoritmo de multiplicacin /unto con los acarreos de la
funcin =6.
0 0 .
2
,
)
8 C
)
0 .
2
,
6
.
6
,
6
8 C
6
.
2
,
2
.
6
,
2
.
)
,
2
8 C
2
C
7
.carreo
.
2
,
2
.
2
,
6
8 .
6
,
2
.
2
,
)
8 .
6
,
6
8 .
)
,
2
8 C
)
8 C
6
8 C
2
2.).2.6 Salida
La salida de la funcin =2 son los cuatro ltimos bits (bits ms
significativos @ +S, de la multiplicacin total de los dos nmeros
binarios. !stos cuatro bits salen de las cuatro salidas
#
del tercer
sumador de esta funcin, en el &ue el ltimo bit corresponde al
acarreo debido a la suma total de los cuatro productos de la
multiplicacin. !stos cuatro bits, /unto con los cuatro menos
significativos de la funcin =6, son llevados a la funcin visuali-acin
para su presentacin final.
2.).2.2 Diagrama de la =uncin =2
2.).3 =uncin =3 : ?isuali-acin
!n esta funcin se representa el nmero binario de 9 bits final, resultado de
la operacin de multiplicacin. "ara ello se emplean 9 L!Ds representando
cada uno un bit desde el LS, $asta el +S,. "ara el buen funcionamiento de
los L!Ds, es necesario implementar resistencias limitadoras de corriente.
2.).3.) Calculo de resistencias limitadoras de corriente
Las condiciones normales de operacin de un dispositivo de
representacin visual a base de L!Ds, son las siguientes:
?
L!D
A 6.B ?
*
L!D
A B m.
V
OH
= 3.4V (tomado de las hojas de datos del I !4"S#3$
"ara efectos prcticos, se tomar una resistencia nominal de 660.
2.).3.6 Diagrama de =uncin ?isuali-acin
R
V V
I
R
V
mA
S
OH LED
LED
S
=

=

=
( . . ) 34 2 5
5
180
3. ,ibliograf5a
Sistemas Digitales, "rincipios y .plicaciones @ 7occi, 'onald C.
BD !dicin, "rentice Eall.
+icroelectronic Circuits : Sedra, Smit$
2D !dicin.