Variacin de Retardo de celdas

Una componente de la variacin del retardo de celdas se debe a sucesos internos a la red. La
variacin del retardo de paquetes en redes de conmutacin de paquetes puede ser
considerable debido a los efectos de puesta en cola en cada uno de los nodos de conmutacin
intermedios y al tiempo de procesamiento necesario para analizar las cabeceras de los
paquetes y llevar a cabo el encaminamiento. En menor medida, esto mismo ocurre con la
variacin del retardo de tramas en redes de retransmisin de tramas.
En el caso de una red ATM, las seales de voz y de vdeo se pueden digitalizar y transmitir
como una secuencia de celdas, lo que requiere, especialmente para voz, que los retardos en la
red sean pequeos. Las redes ATM estn diseadas para minimizar el coste de transmisin y el
procesamiento interno a la red, de forma que sea posible una conmutacin de celdas y un
encaminamiento muy rpidos.
La congestin es el nico factor que podra provocar variaciones importantes en el retardo de
celdas. Si la red comienza a congestionarse, las celdas se pueden descartar o bien pueden ser
puestas en cola en los conmutadores afectados. En consecuencia, es importante que la carga
aceptada por la red en cualquier instante de tiempo sea tal que no cause congestin.
Existe otro importante requisito que a veces entra en conflicto con el anterior: la velocidad de
envo de celdas al usuario destino debe ser constante. Ahora bien, es inevitable que exista
alguna variabilidad en la velocidad de transmisin de celdas debido a efectos internos a la red
y en la UNI origen. A continuacin se resumen estos efectos, considerndose en primer lugar
cmo podra hacer frente el usuario destino a las variaciones del retardo de celdas en trnsito
hacia l desde el usuario origen.
En la Figura 1 se muestra un procedimiento general para conseguir una velocidad constante
(CBR). Sea D(i) el retardo extremo a extremo experimentado por la celda i-sima. El sistema
destino no conoce el retardo exacto, dado que no existe sello de tiempo asociado a cada celda
y, aun en el caso de que lo hubiese, es imposible mantener perfectamente sincronizados los
relojes del emisor y del receptor. Cuando se recibe en un instante de tiempo t
0
la primera
celda de una conexin, el usuario retarda la celda una cantidad adicional V(0) antes de enviarla
a la aplicacin. Esta cantidad, V(0), es una estimacin de la variacin del retardo de celdas que
puede tolerar la aplicacin y que es probable que ocasione la red.
Las siguientes celdas se retrasan de manera que se transmiten hacia el usuario a una velocidad
constante de R celdas por segundo, siendo, por tanto, = 1/ R el tiempo entre envos de
celdas a la aplicacin (tiempo transcurrido entre el comienzo del envo de una celda y el
comienzo del envo de la siguiente). Para conseguir una velocidad constante, la siguiente celda
es retrasada una cantidad variable V(1) de modo que se satisfaga:
t
1
+ V(1) = t
0
+ V(0)
as,
V(1) = V(0) [t
1
- ( t
0
+ ) ]
En general
V(i) = V(0) [t
i
- ( t
0
+ i x ) ]
Que se puede expresar tambin como
V(i) = V(i - 1) [t
i
- ( t
i-1
+ ) ]
Si el valor de V(i) obtenido es negativo, se rechaza la celda. El resultado es que los datos se
envan a la capa superior a una velocidad constante, con espaciados ocasionales debido a la
prdida de celdas.
El retardo inicial V(0), que es tambin el retardo medio aplicado a todas las celdas entrantes,
es funcin de la variacin del retardo de celdas esperada. Para minimizar este retardo, un
abonado debe solicitar del proveedor de la red una variacin del retardo de celdas mnima, lo
que nos lleva al siguiente compromiso: la variacin del retardo de celdas se puede reducir
aumentando la velocidad relativa a la carga en la UNI e incrementando los recursos en la red.

Figura 1. Tiempo de ensamblado de celdas CBR.

Variacin del retardo de celdas en la UNI
Incluso si la aplicacin transmite datos a una velocidad constante, la variacin en el retardo de
celdas puede producirse en el origen debido al procesamiento que tiene lugar en las tres capas
del modelo ATM
En la Figura 2 se ilustran las posibles causas de la variacin del retardo de celdas. En este
ejemplo, las conexiones ATM A y B soportan velocidades de transmisin de datos de usuario
de X e Y Mbps, respectivamente (X > Y). Los datos se segmentan en el nivel AAL en bloques de
48 octetos. Obsrvese que, en un diagrama de tiempo, los bloques parecen de tamao
diferente para las dos conexiones; concretamente, el tiempo, en microsegundos, necesario
para generar un bloque de 48 octetos de datos es:

La capa ATM encapsula cada segmento en una celda de 53 octetos. Estas celdas se deben
mezclar y enviar a la capa fsica para transmitirlas a la velocidad de transmisin del enlace. El
retardo se debe al proceso de entremezclado: si dos celdas de diferentes conexiones llegan a
la capa ATM en tiempos solapados, una de las celdas debe ser retrasada en una cantidad igual
al solapamiento. Adems, la capa ATM genera celdas OAM (operacin y mantenimiento) que
deben ser mezcladas con celdas de usuario.
Es posible introducir retardos de celda adicionales en la capa fsica. Por ejemplo, si las celdas
se transmiten en tramas SDH (jerarqua digital sncrona), los bits suplementarios de estas
tramas se insertarn en el enlace fsico, provocando un retardo en los bits de la capa ATM.
Ninguno de los retardos enunciados se puede predecir de forma exacta, y ninguno de ellos
sigue un patrn repetitivo. En consecuencia, existe una componente aleatoria en el intervalo
de tiempo entre la recepcin de datos en la capa ATM desde la capa AAL y la transmisin de
esos datos en una celda a travs de la UNI.


Figura 2. Orgenes en la variacin del retardo de celdas

http://richardfong.files.wordpress.com/2011/02/stallings-william-comunicaciones-y-redes-de-
computadores.pdf


http://www.academia.edu/5011511/Comunicaciones_y_Redes_de_Computadores_7ma_Edici
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