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DEPARTAMENTO DE ELCTRICA Y ELCTRONICA

CARRERAS DE:
INGENIERA ELECTRNICA EN TELECOMUNICACIONES
INGENIERA ELECTRNICA AUTOMATIZACIN Y CONTROL;


ASIGNATURA: CIRCUITOS DIGITALES NRC: 3844


INFORME/TRABAJO PREPARATORIO
DE LABORATORIO No. 2.5



Profesor: MARIA ANTONELLA VALLEJO BALDEON




INTEGRANTES
1. Alex Bez
2. Santiago Villacs






FECHA DE ENTREGA

18/03/2013
LABORATORIO No. 2.5

1. Objetivo

Implementar circuitos combinacionales aritmticos mediante el uso de
circuitos integrados de mediana y baja escala de integracin, que
presenten resultados en un display y puedan aplicarse a situaciones de la
vida real.

2. Disee el circuito correspondiente al siguiente enunciado

Disear un SUMADOR-RESTADOR, BCD natural de 1 dgito (4 bits de
datos), con bit de signo de acuerdo a la siguiente figura:





















A: Dgito A SA: Signo del dgito A
B: Dgito B SB: Signo del dgito B
R: Dgito Respuesta SR: Signo de la respuesta R

S/R: Operacin: 0: Suma 1: Resta

El circuito debe realizar la suma o resta de dos nmeros de 1 dgito BCD natural. El
mximo nmero que puede ingresar tanto en A como en B es el 9, por tanto el mximo
valor que podr entregar el circuito ser: 9+9=18. El resultado deber ser mostrado
en displays. Para el signo de la respuesta y para el acarreo puede usar leds






SUMADOR RESTADOR

BCD
SA



SB
S/R

B

B3 B2 B1 B0

A

A3 A2A1 A0

SR R3 R2 R1 R0

R
3. Diagrama de bloques desglosado, especificando cada bloque

0 Desactivado


A (a3a0) 1 Activado


0 suma


A4 (signo) 1 resta


0 Desactivado


B (b3b0) 1 Activado



0 suma


B4 (signo) 1 resta

0 Desactivado


QA<B 1 Activado A<B


0 Desactivado


QA=B 1 Activado A=B


0 Desactivado


QA>B 1 Activado A>B


Y
A
0 Desactivado


1 Activado

Y
B
0 Desactivado


1 Activado



0 Desactivado


S
(Respuesta
1 Activado

De los 2 primeros sum.)






0 no tiene acarreo


S6 (acarreo final) 1 acarreo



0 Desactivado


R
(Respuesta
1 Activado

De los 2 ltimos sum.)



0 Desactivado


Rf
(Respuesta final)
1 Activado




0 Desactivado


Q0, Q1, Q2, Q3 1 Activado



0 Desactivado


l 1 Activado



0 Desactivado
Signo 1 Activado


0 no tiene acarreo


k (acarreo final) 1 acarreo













4. Explique clara y detalladamente el diseo completo

La mxima suma que har nuestro sumador en BCD con bit de signo es 9 ms 9,
obteniendo as su mxima suma tanto en positivo como en negativo que es 18.
Para nuestro nmero A y B obtendremos 4 dgitos de entrada y un de bit de signo
respectivamente para cada uno, para realizar las operaciones con signo,
utilizaremos el mtodo de complemento a 1, con cada nmero.

)

A (a3a0)
A4(signo) (t-0t-4)


B (b3b0) signo
B4(signo)



Para el complemento en cada nmero utilizaremos, 4 mux de 2/1 para A y B,
que seleccionar nmero positivo o el nmero negativo.
Por ejemplo, para el nmero A tenemos:


Fig 1.

Las salidas Ya0Ya3, tomarn el valor de A (+) A(-).

A continuacin, para realizar la suma de nmeros positivos o negativos con complemento a 1,
se utilizarn dos sumadores en cascada para realizar la operacin entre 6 dgitos.


SUMADOR
RESTADOR
BCD

Fig 2.

Esto debido a que si tomamos 6 dgitos, y la regla para determinar el rango de nmeros para
complementarlos, es segn

donde n=5, entonces:




Como sabemos que para la salida necesitamos un rango de -18 hasta 18, nuestra tabla a
utilizar queda la siguiente, por ejemplo en A:


0
1
2
3
4
5
6
8
9
10
11
12
13
14
15
16
17
18
A


000000 111111
000001 111110
000010 111101
000011 111100
000100 111011
000101 111010
000110 111001
000111 111000
001000 110111
001001 110110
001010 110101
001011 110100
001100 110011
001101 110010
001110 110001
001111 110000
010000 101111
010001 101110
010010 101101

Vemos en la tabla que los dos ltimos dgitos (A
5
, A
4
), no tienen problema al momento
de complementarlos con el switch de entrada que determina el signo del nmero que se
dirige hacia los dos primeros sumadores.

Supongamos que sumamos.
1) 4+ (-3), se dara la operacin de la siguiente manera.









Observamos que siempre se presenta un acarreo por lo que necesitamos que a
estos 6 bits se les sume otro cdigo (000001) que contenga este acarreo para
el resultado final.

Fig 3.

2) Si por ejemplo sumamos 3+ (-4), la tabla nos ayudara de la siguiente forma.









Para este segundo caso tenemos que basarnos en un comparador para 4
dgitos, que son exclusivamente para las entradas.


Fig 4.

Esto ser utilizado con el siguiente diseo con lo cual har que el resultado
final tenga que ser o no complementado para a continuacin ser enviado al
proceso de codificacin para los dos displays.


Fig 5.

Para obtener esto se analiz tomando en cuenta A
4
y B
4
como entradas que
determinan los signos, , , , que
dependen de las relaciones entre los nmeros A y B. Si hacemos una tabla con
cada funcin de la siguiente manera.

1) Para
A B P F1
0 0 1 0
0 1 1 0
1 0 1 1
1 1 1 1

F1 nos dice que cuando sea A > B, la respuesta tiene que ser complementada
(F
1
=1), cuando A
4
y B
4
, tengan signo negativo, , solamente A tenga signo
negativo. Simplificando la funcin F
1
con mapas de Karnaugh nos da lo
siguiente



2) Para

A
4
B
4
Q F2
0 0 1 0
0 1 1 1
1 0 1 1
1 1 1 1

Haciendo el mismo anlisis como en la tabla1 tenemos:



3) Para

A
4
B
4
R F3
0 0 1 0
0 1 1 1
1 0 1 0
1 1 1 1



Estas tres salidas debemos seleccionarlas individualmente por medio las
compuertas OR U11: A y U11: B que se muestran en la fig. 5.
Y la salida de estas dos compuertas (Comp) determinar si se debe o no
complementar la respuesta, con cada dgito R
0
R
4
de R
n
.


Fig 6.

Las compuertas XOR, se obtuvo del siguiente anlisis. Sea M, un dgito n de la
respuesta R
n
al que se le deba complementar. La combinacin entre M y Comp
y su salida condicionada (R
f
) nos da:

M Comp

R
f
0 0 0
0 1 1
1 0 1
1 1 0
















Salidas en los displays.



Se utilizaron dos comparadores en cascada debido a los 5 bits, que van de 0 a
18. Esto lo comparamos con B donde tenemos el nmero 9 en binario.
Esto si en la salida (QA>B) sucede que es verdadero, activar la compuerta
U27: A



La cual por medio de los sumadores pondr en B, el nmero 6 en binario, para
que se establezca los bits de unidades y decenas en los decodificadores 7447
hacia los displays. Ejm:

15: 01111
+ 6: 00110

21: 10101 Separamos, 0101 = 5 y 0001 = 1, los cuales irn a cada display.


5. Diagrama electrnico


6. Lista de elementos

Resistencias 220
U1,U2 7447
2 displays catodo comn
U4 74157
U13,U28, U23 7485
U25,U29,U8,U3 74283
U5 (6/6) 7404
U6 (4/4),U11(1/4) 7486
U6 (4/4) 7408

7. Bibliografa

- EDINSON FARIC SAENZ NIS 12 52 11 52 Y FIDEL BAQUERO NIS 75 62 376. FICHA: 22 93 93
- Apuntes de Circuitos Digitales.

8. Conclusiones y recomendaciones

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