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Departamento de Tecnologa Electrnica Universidad de Sevilla

Tema 7. Anlisis y diseo de


Tema 7. Anlisis y diseo de
circuitos secuenciales
circuitos secuenciales
Circuitos Electrnicos Digitales
E.T.S.I. Informtica
Universidad de Sevilla
Jorge Juan <jjchico@dte.us.es> 2010
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cite la "uente y se respeten las condiciones de la licencia #ttribution$%hare ali&e de 'reatie 'ommons.
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Contenidos
Contenidos

Introduccin

iesta!les

"#uinas de estados finitos y circuitos secuenciales


s$ncronos %CSS&

Diseo de CSS

Anlisis de CSS
Departamento de Tecnologa Electrnica Universidad de Sevilla
Introduccin
Introduccin

Disear un sistema de control de una 'uerta de gara(e


con dos 'ulsadores %no interru'tores& situados a cierta
distancia)

*) a!re la 'uerta

y) cierra la 'ueta
a!rir %*&
cerrar %y&
'uerta %+&
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Introduccin
Introduccin

"uc,os 'ro!lemas 'rcticos no 'ueden resolverse slo


mediante definicin de funciones de conmutacin.

Se necesita #ue la accin del sistema tenga en cuenta las


entradas y el estado del sistema.

-ara almacenar un estado son necesarios nuevos


elementos de circuito) elementos de memoria.

En este tema

Elementos de memoria %!iesta!les&.

Conce'to de estado y de circuito secuencial.

T.cnicas de diseo y anlisis de circuitos secuenciales.


Departamento de Tecnologa Electrnica Universidad de Sevilla
iesta!les
iesta!les

Introduccin

iesta!les

Introduccin

iesta!le S/ as$ncrono

iesta!les s$ncronos. Seal de relo(

0tros !iesta!les s$ncronos

Entradas as$ncronas de los !iesta!les

Consideraciones tem'orales

"#uinas de estados finitos y circuitos secuenciales


s$ncronos %CSS&

Diseo de CSS

Anlisis de CSS
Departamento de Tecnologa Electrnica Universidad de Sevilla
iesta!les
iesta!les

1os !iesta!les son circuitos electrnicos #ue 'ueden


asumir uno de dos estados esta!les #ue muestran en sus
salidas

Son el elemento !sico de los dis'ositivos de memoria

-oseen una o ms entradas de control #ue ,acen #ue


conmute entre am!os estados esta!les

Con n !iesta!les se 'ueden 2recordar3 4


n
estados
Departamento de Tecnologa Electrnica Universidad de Sevilla
iesta!le S/ as$ncrono
iesta!le S/ as$ncrono

1a ca'acidad de almacenar informacin se o!tiene de la


2realimentacin3 de las salidas ,acia las entradas) el
valor de la salida refuer+a el de las entradas y viceversa.

Estados esta!les)

#5678 #465

#5658 #467

Convenio

# 6 #4

# 6 #5
#5
#4
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iesta!le S/ as$ncrono
iesta!le S/ as$ncrono
S
/
#
#

9ecesitamos un circuito #ue 'ermita almacenar dos


estados y conmutar entre ellos.
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iesta!le S/ as$ncrono
iesta!le S/ as$ncrono

/6S67 conserva el estado

S658 /67 cam!ia a 5 %set& S678 /65 cam!ia a 7 %reset&


S
/
#
#
7
7
7
5
S
/
#
#
7
7
5
7
S
/
#
#
5
7
7
5
S
/
#
#
5
7
7
5
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iesta!le S/. /e'resentacin formal
iesta!le S/. /e'resentacin formal
S$m!olos
7 7 : 5
5 7 : 5
77 75 55 57
7
5

;
S/
#
Ta!la de estados
module sra(
input s,
input r,
output reg q);
always @(s, r)
case ({s, r})
2'b01 q ! 1'b0;
2'b10 q ! 1'b1;
2'b11 q ! 1'b";
endcase
endmodule
<erilog
#67 #65
S/657
S/675
S/67* S/6*7
Diagrama de estados
Ta!la de e*citacin
# = ;
S/
7 = 7 7*
7= 5 57
5 = 7 75
5 = 5 *7
R
q S
q
R
q S
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iesta!les s$ncronos
iesta!les s$ncronos

En circuitos reales con miles %o millones& de !iesta!les es


muy >til #ue todos cam!ien de estado a la ve+)
sim'lificacin del 'roceso de diseo.

1os cam!ios de estado se 'roducen 2sincroni+ados3 con


una 2seal de relo(3 %C?&

Ti'os de sincroni+acin)

-or nivel) cuando C? tiene un valor determinado8 alto %5& o


!a(o %7&.

-or flanco) cuando C? cam!ia de 7 a 5 %flanco de su!ida& o


de 5 a 7 %flanco de !a(ada&.

@lanco) ms conveniente.

Determina de forma 'recisa el instante de cam!io

"inimi+a errores en los circuitos


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iesta!les s$ncronos
iesta!les s$ncronos

En circuitos reales con miles %o millones& de !iesta!les es


muy >til #ue todos cam!ien de estado a la ve+)
sim'lificacin del 'roceso de diseo.

1os cam!ios de estado se 'roducen 2sincroni+ados3 con


una 2seal de relo(3 %C?&

Ti'os de sincroni+acin)

-or nivel) cuando C? tiene un valor determinado8 alto %5& o


!a(o %7&.

-or flanco) cuando C? cam!ia de 7 a 5 %flanco de su!ida& o


de 5 a 7 %flanco de !a(ada&.

"aestro:esclavo) dos !iesta!les consecutivos dis'arados


'or niveles o'uestos.

@lanco) ms conveniente.

Determina de forma 'recisa el instante de cam!io

"inimi+a errores en los circuitos


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iesta!les s$ncronos
iesta!les s$ncronos
module srl(
input c#,
input s,
input r,
output reg q);
always @(c#, s, r)
case ({c#, s, r})
$'b101 q ! 1'b0;
$'b110 q ! 1'b1;
$'b111 q ! 1'b";
endcase
endmodule
/
# S
cA
module sr%%(
input c#,
input s,
input r,
output reg q);
always @(negedge c#)
case ({s, r})
2'b01 q ! 1'b0;
2'b10 q ! 1'b1;
2'b11 q ! 1'b";
endcase
endmodule
/
# S
cA
Dis'. 'or nivel Dis'. 'or flanco
El cam!io de estado
slo se 'roduce
cuando cA65 %nivel
alto& o cA67 %nivel
!a(o&
El cam!io de estado slo
se 'roduce cuando cA
cam!ia de 5 a 7 %flanco
de !a(ada& o de 7 a 5
%flanco de su!ida&.
"e(or 'recisin en el
cam!io de estado
Departamento de Tecnologa Electrnica Universidad de Sevilla
iesta!les s$ncronos
iesta!les s$ncronos
module srl(
input c#,
input s,
input r,
output reg q);
always @(c#, s, r)
case ({c#, s, r})
$'b101 q ! 1'b0;
$'b110 q ! 1'b1;
$'b111 q ! 1'b";
endcase
endmodule
/
# S
cA
module srms(
input c#,
input s,
input r,
output q);
wire qm, qm&neg, c#&neg;
srl master(c#, s, r, qm);
srl sla'e(c#&neg, qm,
qm&neg, q);
assign qm&neg ! (qm;
assign c#&neg ! (c#;
endmodule
"S
/
# S
cA
module sr%%(
input c#,
input s,
input r,
output reg q);
always @(negedge c#)
case ({s, r})
2'b01 q ! 1'b0;
2'b10 q ! 1'b1;
2'b11 q ! 1'b";
endcase
endmodule
/
# S
cA
Dis'. 'or nivel
"aestro:esclavo Dis'. 'or flanco
El cam!io de estado
slo se 'roduce
cuando cA65 %nivel
alto& o cA67 %nivel
!a(o&
Cuando cA65 se calcula el
'r*imo estado %maestro&.
Cuando cA cam!ia a 78 el
'ro*imo estado se transfiere
al esclavo
El cam!io de estado slo
se 'roduce cuando cA
cam!ia de 5 a 7 %flanco
de !a(ada& o de 7 a 5
%flanco de su!ida&.
"e(or 'recisin en el
cam!io de estado
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iesta!les s$ncronos
iesta!les s$ncronos
/
# S
cA
/
# S
cA
#a #l #ff
/
# S
Departamento de Tecnologa Electrnica Universidad de Sevilla
iesta!les s$ncronos
iesta!les s$ncronos
/
# S
/
# S
cA
"S
/
# S
cA
/
# S
cA
#a #l #ms #ff
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0tros !iesta!les s$ncronos
0tros !iesta!les s$ncronos

S/

B?

Similar a S/) BCS8 ?C/

@uncin de com'lemento 'ara B6?65

Una >nica entrada #ue indica el 'r*imo estado.

@cil de usar e im'lementar.

Una >nica entrada #ue 'ermite com'lementar el estado.

Dtil en a'licaciones es'eciales.


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iesta!le B?
iesta!le B?
S$m!olos
77 75 55 57
7
5
;
B?
#
7 7 5 5
5 7 7 5

Ta!la de estados
module )#%%(
input c#,
input ),
input #,
output reg q);
always @(negedge c#)
case ({), #})
2'b01 q ! 1'b0;
2'b10 q ! 1'b1;
2'b11 q ! (q;
endcase
endmodule
<erilog
#67 #65
B?65*
B?67*
B?67* B?6*7
Diagrama de estados
Ta!la de e*citacin
# = ; B?
7= 7 7*
7 = 5 5*
5 = 7 7*
5= 5 *7
K
q J
ck
q
K
q J
ck
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iesta!le D
iesta!le D
S$m!olos
5
5
7 5
7
5

;
D
#
7
7
Ta!la de estados
module d%%(
input c#,
input d,
output reg q);
always @(negedge c#)
q *! d;
endmodule
<erilog
#67 #65
D65
D67
D67 D65
Diagrama de estados
Ta!la de e*citacin
# = ; D
7= 7 7
7 = 5 5
5 = 7 7
5= 5 5
q
D
ck
q
q
D
ck
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iesta!le T
iesta!le T
S$m!olos
5
7
5
7
5

;
T
#
7
7
7

Ta!la de estados
module t%%(
input c#,
input t,
output reg q);
always @(negedge c#)
i% (t !! 1)
q *! (q;
endmodule
<erilog
#67 #65
T65
T65
T67 T67
Diagrama de estados
Ta!la de e*citacin
# = ; T
7= 7 7
7 = 5 5
5 = 7 5
5= 5 7
q
T
ck
q
q
T
ck
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Entradas as$ncronas de los !iesta!les
Entradas as$ncronas de los !iesta!les

-ermiten cargar un estado determinado de


forma sencilla

C1 %clear&) 'uesta a cero

-/ %'reset&) 'uesta a uno

0'eran inmediatamente cuando se activan)

Activas en nivel !a(o %7&

Activas en nivel alto %5&

1as entradas as$ncronas tienen 'rioridad


so!re las s$ncronas %B8 ?8 D8 T8 ...&

/esuelven el 'ro!lema de la iniciacin en los


circuitos digitales com'le(os

millones de !iesta!les

necesidad de 'artir de un estado conocido


K
q
J
ck
CL
q
D
ck
PR
q
T
ck
PR CL
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Entradas as$ncronas de los !iesta!les
Entradas as$ncronas de los !iesta!les
K
q
J
ck
PR CL
q
D
ck
PR CL
q
T
ck
PR CL
R
q
S
ck
PR CL
S6B8 /6?8 T6D
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Consideraciones tem'orales
Consideraciones tem'orales

1as entradas s$ncronas no de!en cam!iar en un entorno


del flanco activo de la seal de relo( 'ara evitar cam!ios
de estado no 'redeci!les.

Tiem'o de set:u' %ts&

1as entradas de!en estar fi(as desde un tiem'o antes del


flanco

Tiem'o de ,old %t,&

1as entradas de!en 'ermanecer fi(as un tiem'o des'u.s del


flanco.
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t
s
Consideraciones tem'orales
Consideraciones tem'orales
C?
D
;65
;6E
;6E
;67
t
,
#
D
cA
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"#uinas de estados finitos y CSS
"#uinas de estados finitos y CSS

Introduccin

iesta!les

"#uinas de estados finitos y circuitos secuenciales


s$ncronos %CSS&

Conce'to de m#uina de estados

Circuitos secuenciales s$ncronos

/e'resentaciones formales

A'licaciones

Diseo de CSS

Anlisis de CSS
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Conce'to de m#uinas de estados
Conce'to de m#uinas de estados

F"#uina determinista de estados finitosF

Com'onentes

Con(unto finito de estados %# G S&

Con(unto de s$m!olos de entrada %* G H&

Con(unto de s$m!olos de salida %+ G I&

@uncin de 'r*imo estado %J&

; 6 J%#8 *&

@uncin de salida %K&

"odelo "ealy) + 6 K%#8 *&

"odelo "oore) + 6 K%#&

0'eracin

-or la entrada llegan s$m!olos en secuencia. -ara cada


s$m!olo de entrada la m#uina genera un s$m!olo de salida.

Tras cada s$m!olo de entrada la m#uina 'uede 'asar a un


nuevo estado.
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Conce'to de m#uinas de estados
Conce'to de m#uinas de estados
J8 K
estado
* +
# ;
*
5
*
4
*
L
*
M
*
N
...
+
5
+
4
+
L
+
M
+
N
...
S
5
S
4
S
L
S
M
...
; 6 J%#8 *&
+ 6 K%#8 *&
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Conce'to de m#uinas de estados.
Conce'to de m#uinas de estados.
-ro'iedades
-ro'iedades

-artiendo de un estado determinado8 las m#uinas de


estados deterministas generan siem're la misma
secuencia de salida 'ara la misma secuencia de entrada.

Dos m#uinas de estados son e#uivalentes si generan las


mismas secuencias de salida 'ara las mismas secuencias
de entrada.

1as m#uinas de estados se 'ueden o'timi+ar) m#uinas


e#uivalentes con menor n>mero de estados.

El estado cam!ia seg>n la secuencia de entrada8 'or lo


#ue re'resenta el con(unto de entradas 'asadas.

1as m#uinas de estados 'ueden ser incom'letamente


es'ecificadas) 'r*imo estado no definido 'ara un estado
actual y entrada dados.
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Circuitos secuenciales s$ncronos
Circuitos secuenciales s$ncronos

1as m#uinas de estados finitos son un !uen instrumento


'ara modelar circuitos digitales con memoria.

1os circuitos digitales con memoria son una tecnolog$a


adecuada 'ara im'lementar m#uinas de estados finitos.

EntradasOsalidas) seales digitales de 5 o ms !its.

Estado) valor almacenado en los !iesta!les

@uncin de 'r*imo estado) funciones com!inacionales #ue


act>an so!re las entradas de los !iesta!les

@uncin de salida) funcin com!inacional

1os circuitos secuenciales s$ncronos im'lementan


m#uinas de estados finitos em'leando funciones
com!inacionales y !iesta!les.

El cam!io de estado se controla mediante una seal de


relo(. E() !iesta!les dis'arados 'or flanco.
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Circuitos secuenciales s$ncronos
Circuitos secuenciales s$ncronos
J8 K
estado
* +
# ;
C.C.
!iesta!les
* +
# ;
J !iesta!les
*
+
#
K
"ealy
;
Departamento de Tecnologa Electrnica Universidad de Sevilla
/e'resentaciones formales
/e'resentaciones formales

Diagramas de estados

Ta!la de estados
Departamento de Tecnologa Electrnica Universidad de Sevilla
Diagrama de estados. "ealy
Diagrama de estados. "ealy

9odos

/e'resentan los estados. Se


nom!ran de forma ms o menos
indentificativa. E(. PA8 8 C8 ...Q8
PS78 S58 S48 ...Q8 Pes'era8
comien+o8 reci!iendo8 ...Q

Arcos

Indican las 'osi!les transiciones


desde cada estado %S&.

Se nom!ran con *O+)

*) valor de entrada #ue 'rovoca


la transicin desde el estado S.

+) valor de salida generado en el


estado S cuando la entrada vale
*.
A

C
D
7O7
5O7
7O7
7O7
7O7
5O5
5O7
5O7
Departamento de Tecnologa Electrnica Universidad de Sevilla
Ta!la de estados. "ealy
Ta!la de estados. "ealy

Informacin e#uivalente al diagrama de estados en forma


de ta!la de do!le entrada %filas y columnas&

-osi!les estados en filas

-osi!les valores de entradas en columnas

-r*imo estado y salida en cada celda

Cada nodo del diagrama y los arcos #ue salen de .l se


corres'onden a una fila de la ta!la de estados.

-asar del diagrama de estados a la ta!la de estados y


viceversa es inmediato.
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Ta!la de estados. "ealy
Ta!la de estados. "ealy
A87 87
C87 A87
7 5
A

;8+
*
S
A87 85 D
D87 87 C
A

C
D
7O7
5O7
7O7
7O7 7O7
5O5
5O7
5O7
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Diagrama de estados. "oore
Diagrama de estados. "oore

9odos

/e'resentan los estados. Se


nom!ran de forma ms o menos
indentificativa. E(. PA8 8 C8 ...Q8
PS78 S58 S48 ...Q8 Pes'era8
comien+o8 reci!iendo8 ...Q

Cada estado lleva asociado un


valor de salida corres'ondiente.

Arcos

Indican las 'osi!les transiciones


desde cada estado %S&.

Se nom!ran con *) valor de


entrada #ue 'rovoca la transicin
desde el estado S.
AO7
O7
CO7
DO7
7
5
7
7
7
5
5
5
EO5
5
7
Departamento de Tecnologa Electrnica Universidad de Sevilla
Ta!la de estados. "oore
Ta!la de estados. "oore

Informacin e#uivalente al diagrama de estados en forma


de ta!la de do!le entrada %filas y columnas&

-osi!les estados en filas

-osi!les valores de entradas en columnas

Salida asociada al estado en la >ltima columna


%o'cionalmente misma salida 'ara cada entrada al estilo
"ealy&

Cada nodo del diagrama y los arcos #ue salen de .l se


corres'onden a una fila de la ta!la de estados.

-asar del diagrama de estados a la ta!la de estados y


viceversa es inmediato.
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A
C A
7 5
A

;
*
S
A E D
D C
A E
7
7
7
7
5
+
Ta!la de estados. "oore
Ta!la de estados. "oore
AO7
O7
CO7
DO7
7
5
7
7
7
5
5
5
EO5
5
7
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A'licaciones de los circuitos
A'licaciones de los circuitos
secuenciales s$ncronos
secuenciales s$ncronos

Detectores de secuencia

1a salida se activa slo en caso de #ue a'are+ca una


determinada secuencia a la entrada.

Reneradores de secuencia

1a salida genera una secuencia fi(a o varia!le en funcin de


la entrada.

Unidades de control

1as entradas modifican el estado y el estado define la


actuacin so!re un sistema e*terno %control de una !arrera8
control de tem'eratura8 control de 'resencia8 control de
nivel de l$#uidos8 etc.&

-rocesamiento secuencial

1a secuencia de salida es el resultado de a'licar alguna


o'eracin a la secuencia de entrada %clculo de la 'aridad8
suma de una constante8 'roducto 'or una constante8
codificacinOdecodificacin secuencial en general&.
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Diseo de CSS
Diseo de CSS

Introduccin

iesta!les

"#uinas de estados finitos y circuitos secuenciales


s$ncronos %CSS&

Diseo de CSS

0!(etivos y 'rocedimientos

-rocedimiento de diseo manual

-rocedimiento con ,erramientas de diseo

Anlisis de CSS
Departamento de Tecnologa Electrnica Universidad de Sevilla
0!(etivo
0!(etivo

0!(etivo

Definir una m#uina de estados #ue resuelva un 'ro!lema


dado.

Im'lementar la m#uina de estados mediante un circuito


secuencial s$ncrono.

Coste

Sa!itualmente8 el 'roceso de diseo va dirigido 'or


consideraciones de coste y de o'timi+acin de recursos.

E(em'lo de criterios

"inimi+acin del n>mero de elementos de memoria

"inimi+acin de com'onentes

@recuencia de o'eracin

Consumo de energ$a

Com'romiso entre diferentes criterios


Departamento de Tecnologa Electrnica Universidad de Sevilla
-rocedimientos
-rocedimientos

-rocedimiento manual

/eali+a!le con l'i+ y 'a'el.

Comien+a descri!iendo el 'ro!lema formalmente mediante


un diagrama o ta!la de estados.

A 'artir del diagrama de estados se van o!teniendo diversas


re'resentaciones ,asta llegar al circuito digital.

-rocedimiento con ,erramientas de diseo

Em'lea ,erramientas informticas.

A 'artir del enunciado del 'ro!lema o el diagrama de


estados8 se ,ace una descri'cin formal en un 1DS.

Se em'lean ,erramientas de simulacin 'ara com'ro!ar


#ue la descri'cin del sistema es correcta.

Se em'lean ,erramientas de s$ntesis automtica 'ara


o!tener el circuito final.
Departamento de Tecnologa Electrnica Universidad de Sevilla
-rocedimiento manual
-rocedimiento manual
Inter'retacin
/educcin de estados
Asignacin de estados
Eleccin de !iesta!les
Diseo com!inacional
Descri'cin funcional
%enunciado&
Diagrama de estados
Ta!la de estadosOsalida
Ta!la de estadosOsalida
m$nima
Ta!la de transicin de
estadosOsalida
Ta!la de e*citacinOsalida
Circuito)
!iesta!les y
'uertas
Circuito)
!iesta!les y
multi'le*ores
Circuito)
!iesta!les y
/0"
Departamento de Tecnologa Electrnica Universidad de Sevilla
Inter'retacin
Inter'retacin

Es la fase ms im'ortante del diseo

Es la fase menos sistemtica

-rocedimientoOconse(os

Definir claramente entradas y salidas.

Elegir "ealy o "oore seg>n


caracter$sticas del 'ro!lema
%sincroni+acin de la salida&

Identificar y definir los estados


adecuados de la forma ms general
'osi!le

Esta!lecer las transiciones y salidas


necesarias

Ca'turar todos los detalles del


'ro!lema en la m#uina de estados

Com'ro!ar el diagrama con una


secuencia de entrada t$'ica
Inter'retacin
Descri'cin funcional
%enunciado&
Diagrama de estados
Ta!la de estadosOsalida
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Inter'retacin
Inter'retacin

E(em'lo

Disee un circuito con una entrada * y una salida + #ue


detecte la a'aricin de la secuencia F5775F en la entrada.
Cuando esto ocurre se activar la salida %+65&. El >ltimo F5F
de una secuencia 'uede considerarse tam!i.n el 'rimer F5F
de una secuencia 'osterior %detector con sola'amiento&.
* +
" 00100111000011101001001001010011+++
, 00000100000000000001001001000010+++
" 00100111000011101001001001010011+++
, 00000100000000000001001001000010+++
Departamento de Tecnologa Electrnica Universidad de Sevilla
Inter'retacin
Inter'retacin
7 5
A

;8+
*
S
D
C
A87 87
C87 A87
A87 85
D87 87
A

C
D
7O7
5O7
7O7
7O7 7O7
5O5
5O7
5O7
A) es'erando llegada 'rimer !it F5F
) !it 5T correcto8 es'erando F7F
C) !it 4T correcto8 es'erando F7F
D) !it LT correcto8 es'erando F5F
Departamento de Tecnologa Electrnica Universidad de Sevilla
/educcin de estados
/educcin de estados

0!(etivo)

Eliminacin de estados redundantes.

/educcin del coste en !iesta!les y


lgica com!inacional.
/educcin de estados
Diagrama de estados
Ta!la de estadosOsalida
Ta!la de estadosOsalida
m$nima
Estados e#uivalentes)
Dos estados ' y # son e#uivalentes si cual#uier
secuencia de entrada a'licada 'artiendo del estado '
genera e*actamente la misma salida #ue la misma
secuencia a'licada 'artiendo del estado #.
Dos estados ' y # son e#uivalentes si y slo si)
1os 'r*imos estados de ' y # son id.nticos o
e#uivalentes 'ara todos los valores de las entradas
1os valores de salida son los mismos 'ara todos los
valores de las entradas.
En una ta!la de estados m$nima no ,ay estados
e#uivalentes.
Departamento de Tecnologa Electrnica Universidad de Sevilla
/educcin de estados. -rocedimiento
/educcin de estados. -rocedimiento

A 'artir de la ta!la de estados se identifican los estados


#ue 'ueden ser com'ati!les com'arando todas las
'osi!les 'are(as de estados.

Ta!la de estados com'ati!les) ayuda a identificar estados


com'ati!les y las condiciones necesarias 'ara la
com'ati!ilidad.

Una ve+ identificadas todas la com'ati!ilidades en la


ta!la de estados com'ati!les se agru'an los estados
com'ati!les %clases de e#uivalencia&.

Se genera una nueva ta!la de estados eligiendo un


re'resentante de cada clase de e#uivalencia.
Departamento de Tecnologa Electrnica Universidad de Sevilla
/educcin de estados. E(em'lo 5
/educcin de estados. E(em'lo 5
A

C
D
E
@
R
7 5
9S8 +
S
*
87 C87
D87 E87
R87 E87
S87 @87
R87 A87
R85 A87
D87 C87
S S87 A87
a
!
d
f
,
7 5
9S8 +
S
*
!87 a87
d87 a87
,87 f87
!87 a87
,87 a87
Departamento de Tecnologa Electrnica Universidad de Sevilla
/educcin de estados. E(em'lo 4
/educcin de estados. E(em'lo 4
7 5
A

;8+
*
S
D
C
A87 87
C87 A87
A87 85
D87 87
Ta!la de estados minima
Departamento de Tecnologa Electrnica Universidad de Sevilla
Asignacin de estados
Asignacin de estados
Asignacin de estados
Ta!la de estadosOsalida
m$nima
Ta!la de transicin de
estadosOsalida

0!(etivo)

Asignar valores !inarios a los


estados %codificacin de estados&
'ara su almacenamiento en
!iesta!les.

Eleccin)

Afecta al resultados final) n>mero de


com'onentes8 tamao8 velocidad de
o'eracin8 consumo de energ$a.

Eleccin diferente seg>n el o!(etivo


%criterio de coste&

0'ciones

Algoritmos com'le(os

Asignacin ar!itraria

Un !iesta!le 'or estado


%cdificacin one:,ot&
Departamento de Tecnologa Electrnica Universidad de Sevilla
Asignacin de estados
Asignacin de estados
7 5
A

;8+
*
S
D
C
A87 87
C87 A87
A87 85
D87 87
S #
5
#
7
A 77
75
C 55
D 57
7 5
77
75
;8+
*
#
5
#
4
57
55
7787 7587
5587 7787
7787 7585
5787 7587
Ta!la de estadosOsalida
Ta!la de transicin de
estadosOsalida
Asignacin de estados
Departamento de Tecnologa Electrnica Universidad de Sevilla
Eleccin de !iesta!les
Eleccin de !iesta!les

0!(etivo

Seleccionar #u. ti'o de !iesta!les


almacenarn los !its del estado
codificado.

0'ciones

B?) reduce el coste de la 'arte


com!inacional.

/S) ms sim'le #ue el B? 'ero menos


fle*i!le.

D) facilita el diseo8 reduce el n>mero


de cone*iones.

T) ms conveniente en a'licaciones
es'ec$ficas %contadores&
Eleccin de !iesta!les
Ta!la de transicin de
estadosOsalida
Ta!la de e*citacinOsalida
Departamento de Tecnologa Electrnica Universidad de Sevilla
Eleccin de !iesta!le. E() B?
Eleccin de !iesta!le. E() B?
7 5
77
75
;8+
*
#
5
#
4
57
55
7787 7587
5587 7787
7787 7585
5787 7587
Ta!la de transicin de
estadosOsalida
*
77
75
57
55
7 5
B
5
?
5
8B
4
?
4
8+
7*87*87 7*85*87
5*8*787 7*87*87
7*87*87 7*85*85
*787*87 7*8*787
#
5
#
4
Ta!la de e*citacin
# = ; B?
7= 7 7*
7 = 5 5*
5 = 7 7*
5= 5 *7
Ta!la de e*citacinOsalida
Departamento de Tecnologa Electrnica Universidad de Sevilla
Eleccin de !iesta!le. E() D
Eleccin de !iesta!le. E() D
7 5
77
75
;8+
*
#
5
#
4
57
55
7787 7587
5587 7787
7787 7585
5787 7587
D8+

En el !iesta!le D)

; 6 D

D 6 ;
Ta!la de transicin de
estadosOsalida
Ta!la de e*citacinOsalida
Departamento de Tecnologa Electrnica Universidad de Sevilla
Diseo de la 'arte com!inacional
Diseo de la 'arte com!inacional

1a ta!la de e*citacinOsalida es
una es'ecificacin de la 'arte
com!inacional.

1a im'lementacin se reali+a
mediante cual#uiera de las
t.cnicas de diseo de C.C.

Dos niveles de 'uertas

Su!sistemas) multi'le*ores8
decodificadores8 etc.

Etc.
Diseo com!inacional
Ta!la de e*citacinOsalida
Circuito)
!iesta!les y
'uertas
Circuito)
!iesta!les y
multi'le*ores
Circuito)
!iesta!les y
/0"
C.C.
!iesta!les
* +
# ;
Departamento de Tecnologa Electrnica Universidad de Sevilla
-arte com!inacional. E(em'lo
-arte com!inacional. E(em'lo
*
77
75
57
55
7 5
B
5
?
5
8B
4
?
4
8+
7*87*87 7*85*87
5*8*787 7*87*87
7*87*87 7*85*85
*787*87 7*8*787
#
5
#
4
77
75
55
57
7 5
B
5
#
5
#
4
*
7 7
5 7
* 7
7 7
77
75
55
57
7 5
?
5
#
5
#
4
*
* *
* *
7 *
* *
77
75
55
57
7 5
B
4
#
5
#
4
*
7 5
* 7
7 *
7 5
77
75
55
57
7 5
?
4
#
5
#
4
*
* *
7 *
* 7
* *
77
75
55
57
7 5
+
#
5
#
4
*
7 7
7 7
7 7
7 5
B
5
6 *#
4
?
5
6 7
B
4
6 *#
4
?
4
6 7
+ 6 *#
5
#
4
Departamento de Tecnologa Electrnica Universidad de Sevilla
Circuito. E(em'lo
Circuito. E(em'lo
B
5
6 *#
4
?
5
6 7
B
4
6 *#
4
?
4
6 7
+ 6 *#
5
#
4
K
1
q
1
J
1
ck
CL
K
2
q
2
J
2
ck
CL
*
+
cA
C1
7 7
Departamento de Tecnologa Electrnica Universidad de Sevilla
E(em'lo. /esumen
E(em'lo. /esumen
B
5
6 *#
4
?
5
6 7
B
4
6 *#
4
?
4
6 7
+ 6 *#
5
#
4
*
77
75
57
55
7 5
B
5
?
5
8B
4
?
4
8+
7*87*87 7*85*87
5*8*787 7*87*87
7*87*87 7*85*85
*787*87 7*8*787
#
5
#
4
7 5
A

;8+
*
S
D
C
A87 87
C87 A87
A87 85
D87 87
7 5
77
75
;8+
*
#
5
#
4
57
55
7787 7587
5587 7787
7787 7585
5787 7587
A

C
D
7O7
5O7
7O7
7O7 7O7
5O5
5O7
5O7
K
1
q
1
J
1
ck
CL
K
2
q
2
J
2
ck
CL
*
+
cA
C1
7 7
Departamento de Tecnologa Electrnica Universidad de Sevilla
-rocedimiento con ,erramientas de
-rocedimiento con ,erramientas de
diseo
diseo
Inter'retacin
Traduccin
Simulacin
Descri'cin funcional
%enunciado&
Diagrama de estados
Descri'cin 1DS
UoAV
anco de 'rue!as
no
S$ntesis automtica
Configuracin
si
Circuito
Departamento de Tecnologa Electrnica Universidad de Sevilla
Descri'cin de m#uinas de estados
Descri'cin de m#uinas de estados
finitos en <erilog
finitos en <erilog
J !iesta!les
*
+
#
K
"ealy
;
-- .roceso de cambio de estado
-- (secuencial)
always @(posedge c#, posedge reset)
i% (reset)
state *! /;
else
state *! ne"t&state;
-- .roceso de c0lculo del nue'o estado
-- (combinacional)
always @1 begin
case (state)
/
ne"t&state ! + + +;
2
3e"t&state ! + + +;
endcase
end
-- .roceso de c0lculo de la salida
-- (combinacional)
always @1 begin
, ! + + +;
end

Tres 'rocesos

Cam!io de estado)
re'resenta el !lo#ue de
!iesta!les

Clculo del 'r*imo


estado %ecuaciones de
e*citacin&

Clculo de la salida
%ecuaciones de salida&

Slo el 'roceso de cam!io


de estado es secuencial
Departamento de Tecnologa Electrnica Universidad de Sevilla
"E@ en <erilog. E(em'lo
"E@ en <erilog. E(em'lo
A

C
D
7O7
5O7
7O7
7O7 7O7
5O5
5O7
5O7
secuencia.v
secuencia.v comentado
AO7
O7
CO7
DO7
7
5
7
7
7
5
5
5
EO5
5
7
*
cA
reset
+
Departamento de Tecnologa Electrnica Universidad de Sevilla
anco de 'rue!as
anco de 'rue!as

Descri'cin 1DS diseada 'ara com'ro!ar la correcta


o'eracin de un mdulo 'reviamente diseado.

Com'osicin)

Instancia del mdulo a 'ro!ar %Unit Under Test :UUT:&

Reneradores de seales de entrada 'ara la UUT

Seal de relo( %cA&

Entradas de datos y control8 etc.

Directivas de simulacin

Reneracin de resultados

Control del fin de la simulacin

Etc.

1os !ancos de 'rue!a no se sinteti+an

Es conveniente escri!irlos en arc,ivos inde'endientes

-ueden incluir directivas no sinteti+a!les


Departamento de Tecnologa Electrnica Universidad de Sevilla
anco de 'rue!as. E(em'lo
anco de 'rue!as. E(em'lo
secuenciaWt!.v
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis de CSS
Anlisis de CSS

Introduccin

iesta!les

"#uinas de estados finitos y circuitos secuenciales


s$ncronos %CSS&

Diseo de CSS

Anlisis de CSS

Anlisis formal

Anlisis tem'oral
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis formal
Anlisis formal
Inter'retacin
Definicin de estados
Anlisis de !iesta!les
Anlisis com!inacional
Descri'cin funcional
Ta!la de transicin de
estadosOsalida
Ta!la de e*citacinOsalida
Circuito) !iesta!les
y elem. com!inacionales
Ta!la de estadosOsalida
Diagrama de estados
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis formal
Anlisis formal

-roceso inverso a la s$ntesis

0!(etivo)

-artiendo del circuito construido %es#uema del circuito&8


o!tener el diagrama de estados de la m#uina #ue
im'lementa e inter'retar su o'eracinOutilidad.

El 'roceso ,asta o!tener el diagrama de estados es


sistemtico.

1a inter'retacin no es sistemtica

E*'eriencia

Informacin adicional

Etc.
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis formal. E(em'lo
Anlisis formal. E(em'lo
K
1
q
1
J
1
K
2
q
2
J
2
*
+
cA
cA
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis tem'oral
Anlisis tem'oral

0!(etivo

Dado un circuito diseado %!iesta!les8 'uertas8 etc.&8


o!tener el cronograma de las seales de salida 'ara unas
seales de entrada dadas.

Consideraciones

Es 'osi!le anali+ar circuitos con !iesta!les aun#ue no sean


CSS.

Si se trata de un CSS8 el anlisis tem'oral de!e


corres'onder con la m#uina de estados #ue im'lementa.

-rocedimiento similar al de circuitos com!inacionales

-arte com!inacional) id.ntica

iesta!les %'or flanco&) o!servando el flanco activo del relo(


y calculando la salida %nuevo estado& a 'artir de la ta!la de
estados del !iesta!le

1a salida cam!ia con el retraso definido desde el cam!io en


el relo( ,asta el cam!io en el estado %t
cA:#
&
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis tem'oral. E(em'lo
Anlisis tem'oral. E(em'lo
K
2
q
2
J
2
CL
q
1
D
1
CL
*
y
+
clA
cl
a
*
y
clA
cl
Departamento de Tecnologa Electrnica Universidad de Sevilla
Anlisis tem'oral. E(em'lo
Anlisis tem'oral. E(em'lo
*6B
4
y6?
4
clA
cl
D
5
#
5
#
4
a
+
D
5
6 * y
B
4
6 *X ?
4
6 y
a 6 #
5
*
+ 6 a #
4