Captulo 7: Sincronismo Vertical por Divisin.

del libro de Perez Circuitos Digitales en TV

Digitalizado por Rodolfo A Cappella para APAE el 26 de Diciembre de 2004 con autorizacin por escrito del Autor. Queda hecha la reserva de derechos. Se demandar legalmente la violacin. Prohibida la reproduccin total o parcial sin consentimiento expreso de APAE. IMPORTANTE Si obtiene una copia nueva de Acrobat Reader podr girar las pginas para leer mejor los circuitos.

ndice general
INTRODUCCIN ........................................................................ 3 TDA 2571 ....................................................................................... 3

INTRODUCCIN
En toda norma de televisin, se cumple que la frecuencia horizontal es igual a la de cuadro (recordemos que en un barrido entrelazado hay dos campos por cuadro) multiplicada por la cantidad, de lneas. En las normas B,G y N, las cifras son: 15625 = 25 x 625 Esta propiedad sugiere una idea para lograr un barrido vertical muy estable, mediante la ivisin (count down) del oscilador horizontal, que siempre es el ms inmune a los ruidos por estar protegido por el AFC. Sin embargo, no basta con tener una frecuencia muy exacta; tambin se necesita la fase vertical correcta, razn por la cual todos los sistemas de vertical por divisin necesitan inicialmente la referencia del pulso de sincronismo vertical, ya sea al encender el televisor, al cambiar de canal, o de base de tiempo en la emisora. Un buen CI por divisin debe proporcionar una sincronizacin inmediata ante dicho cambio.

TDA 2571
Comencemos por recordar el tpico circuito de sincronismo, figura 7.1. Se pueden introducir varias mejoras a esta disposicin. Una de ellas es colocar una compuerta antes del detector de fase, que se abra un poco antes de llegar el pulso de- sincronismo, y que se cierre un poco despus: de este modo se aumenta la inmunidad a los pulsos de ruido. Pero este agregado hara muy lenta la adquisicin inicial del sincronismo, pues podran transcurrir varios pulsos de sincronismo antes de que alguno llegase a embocar en la ranura de tiempo. Se requiere por lo tanto un circuito que detecte la coincidencia del oscilador horizontal con el pulso de la emisora, para abrir permanentemente la compuerta mientras no haya coincidencia.

Dicho detector tambin reduce una constante de tiempo en el filtro del AFC para lograr un rpido enganche. Esta reduccin de la constante de tiempo es la misma que la utilizada normalmente en la reproduccin de VCR. Para la utilizacin del count-down, el oscilador horizontal debe trabajar al doble de la frecuencia horizontal, pues lo que se quiere obtener por divisin son los 50 Hz de campo, y no los 25 Hz de cuadro. Por lo tanto, se debe agregar un divisor por 2 en la cadena horizontal. Por ltimo, est el consabido divisor por 625, el circuito que provee la sincronizacin inicial y un bloque que detecte si se recibe una emisin con sincronismo fuera de norma para reemplazar el conteo por una sincronizacin vertical comn, directa. Para reducir la cantidad de patas, muchos CI del rea de crominancia requieren un pulso de tres niveles, conocido como almena o castillo de arena (sand-castle) por su forma, que provee las temporizaciones para el borrado horizontal y el procesamiento del burst. Dicho pulso debe ser generado por el CI horizontal. La figura 7.2 ilustra el diagrama en bloques del TDA 2571, integrando todo lo que acabamos de decir. Cada uno de los bloques tiene el nombre de las distintas adiciones mencionadas. El detector de fase consta de dos generadores de corriente, de igual valor pero polaridades opuestas, uno de ellos activado por el nivel 1 de la seal H (salida del +2) y el otro por el nivel 0. Pero slo se los conecta al filtro del AFC durante el pulso de, sincronismo de la emisora, mediante la llave S1. Si el flanco descendente de H ocurre justo en el medio del pulso de sincronismo, el tiempo durante el cual el capacitor del filtro ser cargado resultar igual al de descarga. Si no hay coincidencia perfecta, dicho capacitor estar conectado a uno de los generadores ms tiempo que al otro, producindose una alteracin de la carga que corrige al oscilador, ver figura 7.3

El pulso que habilita la compuerta protectora del detector de fase se obtiene integrando la seal H, y alimentando un disparador Schmitt con la onda triangular resultante, figura 7.4. El pulso generado por el disparador debe ser un poco ms ancho que el de sincronismo, y centrado con respecto a ste, como ya habamos dicho. Esta ltima condicin es garantizada por el otro detector de fase ilustrado. La salida de T1 acta alterando la separacin entre los umbrales del Schmitt. El detector de coincidencia es un circuito de muestreo y mantenimiento: S3 se cierra brevemente con cada pulso de sincronismo de la emisora, dejando a C2 con la tensin que tena el diente de sierra de C1 (generado a partir de H) en ese momento. Si el sistema horizontal est sincronizado, dicha tensin es mxima, supera la referencia de CC del, operacional, y mantiene su salida en 0. Caso contrario, dicha salida est en 1, obliga a que la OR tambin est en 1 independientemente del pulso de habilitacin. La compuerta del detector de fase queda abierta permanentemente, y se abre la llave VCR que reduce la constante de tiempo. Lo mismo puede lograrse externamente aplicando tensin a R1, por ejemplo cuando se selecciona el programa reservado para AV. El proceso de formacin del sand-castle est detallado en la figura 7.5 Dos comparadores, con distintos niveles de referencia, forman sendos pulsos a partir del diente de sierra del oscilador 2 H. Una OR exclusiva pone su salida en 1 cuando uno solo de los comparadores est en 1. Esta salida pasa a una AND que tambin recibe la seal H, y otra salida del divisor por 2, de igual frecuencia pero que atrasa 90. As, la AND provee la parte del sand-castle correspondiente al burst. Para completar la parte del borrado, se aprovecha el pulso de habilitacin. Ambas seales tienen hasta aqu una amplitud de 12 V; al restar la cada de sendos Zeners, se obtiene la forma deseada. La seal H debe ser retardada un poco antes de ser aplicada al circuito de deflexin para que la transicin ocurra, no en el medio del pulso de sincronismo, sino en el medio del de borrado horizontal. Para ello se emplea un flip-flop D segn explica la figura 7.6. La seccin vertical comprende el integrador, el divisor por 625 que cuenta los ciclos de la seal 2 H, y un circuito que toma la decisin de enviar al oscilador vertical la salida dividida o la directa.

Comencemos por suponer que el CI est en sincronismo vertical. Admitamos por ahora que, en esta condicin, la salida Q del flip-flop est en 1. La llave de modo S5 est en la posicin ilustrada. Los pulsos de 50 Hz generados por el divisor por 625 (DIV) coinciden con los provenientes del integrador (DIR). Como ambos pulsos, juntamente con Q (que est en 1) entran a la AND1, sta resetea 50 veces por segundo el divisor por 16. Como ste permanece en cero, el generador de arranque y parada no emite pulsos, y el. estado del flip-flop sigue siendo el mencionado. Si ahora se pierde el sincronismo, los pulsos de DIV y DIR no coinciden en el tiempo, y la AND1 queda continuamente en cero. As, el divisor por 16 queda en libertad para contar. Despus de 16 cuadros, el generador de A/P entrega un pulso de arranque que resetea al flip-flop Q pasa a cero, inhabilitando a AND1 y colocando S5 en la posicin DIRECTO. AND 3 est habilitada, y apenas llegue un pulso desde el integrador (DIR) lo aplicar a la entrada SET del divisor por 625, con lo cual se lo fuerza a ponerse inmediatamente en sincronismo. Aparentemente, el mecanismo podra terminar aqu, y seguir, en el modo DIVIDIDO; pero el CI hace una prueba ms para determinar si la seal es estndar (625 lneas). AND 1 sigue inhabilitada. As, despus de haber contado los 16 pulsos, el divisor por 16 vuelve a cero y sigue contando. A los 14 cuadros, el generador de A/P aplica un pulso de parada a AND 2. Si la seal es estndar, el CI sigue estando sincronizado y el pulso de DIV coincide con el de DIR, y con el de parada, de modo que AND 2 lo aplica al SET del flip-flop, volviendo todo el circuito a las condiciones iniciales. Si la seal no es de 625 lneas, no coincidirn DIV y DIR en el momento de la parada, el flip-flop no cambiar de estado, y se mantendr la sincronizacin directa.