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Prctica 6.

Circuitos Secuenciales

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Prctica 6. Circuitos Secuenciales

I. Ejercicios tericos

1. Dar las salidas (Q e inverso de Q) del cronograma de la figura
1 correspondiente al biestable R-S sncrono activado por nivel
alto.

Figura 1. Cronograma de una R-S sncrono

2. Dar las salidas del cronograma de la figura 2 correspondiente
al biestable D asncrono.


Figura 2. Cronograma de un biestable D asncrono

3. Dar las salidas del cronograma de la figura 3 correspondiente
al biestable J-K asncrono.

Figura 3. Cronograma de un biestable J-k asncrono
4. Completar el cronograma de la figura 5 que corresponde al
circuito de la figura 4 y que se comporta como un biestable D
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realizado con un CI 7476 que no es ms que un biestable J-K tipo
Master-Slave.


Figura 4. Biestable D implementado
con un biestable J-K C.I. 7476
Figura 5. Cronograma correspondiente
a la figura 4

5. Si a un biestable D del tipo 7474 se le introducen las seales
del cronograma siguiente, completar el cronograma obteniendo
las seales de salida.

Figura 6. Cronograma de funcionamiento del biestable D tipo 7474

6. Dado el siguiente cronograma, que corresponde a un biestable
comercial, obtener su tabla de funcionamiento e indicar su
funcin. De qu circuito integrado se trata?

Figura 7. Cronograma correspondiente al biestable X-Y
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7. Representar el cronograma y tabla de verdad correspondiente
a un biestable D activado por nivel bajo. La entrada del clock o
reloj es una seal cuadrada con frecuencia y amplitud constante.

II. Ejercicios prcticos

1. Dar el diseo lgico, tabla de verdad, cronograma de la figura
8 y montaje del R-S asncrono con puertas NOR.

Figura 8. Cronograma del biestable R-S

2. Dar el diseo lgico, tabla de verdad y montaje del R-S
asncrono con puertas NAND.

3. Dar el diseo lgico, tabla de verdad y montaje del J-K
asncrono con puertas lgicas de la figura 9.


Figura 9. Biestable J-K asncrono con puertas lgicas

4. Dar el diseo lgico, tabla de verdad, cronograma de la figura
1 y montaje de un R-S sncrono activado por nivel alto.
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Comprobar si el cronograma obtenido coincide con el obtenido
en el ejercicio 1 de la parte de ejercicios tericos.

5. Dar el diseo lgico, tabla de verdad, cronograma de la figura
6 y montaje de un biestable D sncrono activado a nivel alto
con puertas lgicas. Comprobar si el cronograma obtenido
coincide con el obtenido en el ejercicio 5 de la parte de
ejercicios tericos

6. Dar el diseo lgico, tabla de verdad, cronograma de la figura
10 y montaje de un biestable D sncrono activado por flanco
ascendente con puertas lgicas e incluir adems para el clock
el montaje de un antirrobote.

Figura 10. Cronograma del biestable D sncrono

7. Dar el diseo lgico, tabla de verdad y montaje de un
biestable J-K sincronizado por flanco maestro-esclavo con
puertas lgicas.

8. Montar con el integrado 7474 de la familia TTL el biestable D y
dar su tabla de verdad (realizar el montaje del antirrebote
para el clock).






Tabla 1. Tabla de verdad del biestable D

Entradas Salida
CLR PR CLK D Q
T
1 1 X 0
1 1 X 1
0 1 X X
1 0 X X
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9. Dar el diseo lgico, tabla de verdad y montaje de un J-K
sincronizado por flanco de bajada con el circuito integrado
74LS76 (realizar el montaje del antirrebote para el clock).

Entradas Salidas
PR CLR J K CK Q
T-1
Q
T
1 1 0 0 0
1 1 0 0 1
1 1 0 1 0
1 1 0 1 1
1 1 1 0 0
1 1 1 0 1
1 1 1 1 0
1 1 1 1 1
0 1 X X X X
1 0 X X X X
0 0 X X X X
Tabla 2. Tabla de verdad del biestable J-K sincronizado por flanco

10. Obtener la tabla de verdad del circuito de la figura 11,
analizando todos los posibles valores que pueden darse en las
entradas X, Y y Q
t-1
. Comprobar si corresponde a alguno de
los biestables que se han estudiado en este tema.



Figura 11. Tabla de verdad y esquema lgico del biestable X-Y

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11. Montar el biestable de la figura 12 correspondiente a un J-K
sincronizado por nivel y dar su tabla de verdad.


Tabla 3. Tabla de verdad del biestable
J-K
Figura 12. Esquema lgico del
biestable J-K sincronizado por nivel

12. Suponiendo que la entrada del circuito de la figura 13 se le
introducen una serie de impulsos de frecuencia y amplitud
constante, realizar el cronograma de tiempos de para cada
una de las salidas.

Figura 13. Diseo lgico del problema 12.
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13. Construir un biestable J-K asncrono a partir de una bscula
R-S con puertas NOR.