Problemas propuestos

El circuito de la figura corresponde a un sumador serial que ha sido estudiado como un flip-flop en el tema VI. Analizar el funcionamiento del circuito como una circuito secuencial hasta llegar a su diagrama de estado. Analizar la operacin del circuito hasta llegar a su diagrama de estados. Realizar la descripcin del diagrama de estado en VHDL.
B A D Co Q F/A Z S Clk

Problemas propuestos
Analizar la operacin del circuito hasta llegar a su diagrama de estados. Realizar la descripcin del diagrama de estado en VHDL.
X y2 y1 Z

T Q FF2 C Q

D Q FF1 C Q

CLK
y2

A B

Q K FF2 Q C

Q FF2 K Q C

y1

Z
y1

CLK

Q FF1 K Q C

CLK

D Q FF1 C Q

y2

Problemas propuestos
Analizar la operacin de los siguientes circuitos digitales.
Z1 Z2 G2 Q Q G4 G3 Z3 Q Q Q Q x Clk Z1 Vdd Clk Z0 Z1 Z2 Z3 J Q K Q J Q K Q Z2 J Q K Q Z3 G1

G5

G1

S Q R Q Clk

G1 G2

S Q R Q

G3 G4

S Q R Q G5

S Q R Q

Problemas propuestos

Con una seal de reloj de 1 Hz de frecuencia disear un reloj digital que marque las horas, minutos y segundos con el formato a: h: m1m2: s1s2, donde a indica si la hora marcada es AM o PM, h representa las horas y toma 12 valores distintos (de 0 a 11), m1m2 representan los minutos y los segundos en dos dgitos, m1 y s1 de seis valores (de 0 a 5), y m2 y s2 de diez valores (de 0 a 9). Utilizar para realizar el diseo nicamente los contadores 74LS90 y 74LS92 y, unos decodififcadores que no hace falta disear, capaces de convertir los valores binarios generados por los contadores a los valores binarios pedidos como salidas. El 74LS90 es un contador con dos modos de cuenta: divide por 2 (Q0) y divide por 5 (Q3Q2Q1), conectando la salida Q0 a la entrada de reloj CP1 se consigue un divide por 10. El 74LS92 es un contador con dos modos de cuenta: divide por 2 (Q0) y divide por 6 (Q3Q2Q1), conectando la salida Q0 a la entrada de reloj CP1 se consigue un divide por 12.

Problemas propuestos
Analizar la operacin de los siguientes circuitos digitales realizados con registros de desplazamiento.
G5

G4 C = 0 Despl. Derecha C = 1 Desp. Izquierda G1 Clk SR

G3 C SL SHR-3 Q3 Q2 Q1

G2

Z3

Z2 Z3

Z1 Z2 Z1

D Q

D Q

D Q

Clk

Problemas propuestos
Realizar una descripcin VHDL de alto nivel del registro de desplazamiento 7495. Este circuito permite dos operaciones : carga en paralelo y desplazamiento hacia la derecha, mostrar las conexiones del circuito 7495 de forma que se disponga de las operaciones de desplazamiento hacia la izquierda o desplazamiento hacia la derecha controlado por la entrada S de seleccin y una nica seal de reloj CLK, indicando cuales son las entradas seriales SR (derecha) y SL (izquierda). La siguiente figura corresponde al circuito 74LS398. Construir un registro de desplazamiento de 4 bits con operaciones de desplazamiento a izquierda y derecha en base a este dispositivo.