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Capitulo 5: Anlisis y Diseo de Circuitos con Biestables
Lgica Digital y Microprogramable. Autor: Fernando Remiro Domnguez 1

Capitulo 5: Anlisis y Diseo de Circuitos con Biestables 1
ANALISIS y DISEO DE CIRCUITOS
CON BIESTABLES
Anlisis de circuitos de biestable R-S con puertas lgicas
Anlisis de otros biestables con puertas lgicas
Anlisis de biestables con puertas lgicas sincronizados
Representacin grfica de biestables como bloque funcional
Transformacin de un tipo de biestable en otro
Mquinas de estados modelos de Mealy y Moore
Circuito Secuencial
Los circuitos secuenciales se caracterizan por que los
valores de la seal de salida en un instante determinado
dependen del valor de las entradas y del valor de la
salida en el instante anterior
CIRCUITO
SECUENCIAL
Salida
Salida
Entrada
Entrada
E
N
T
R
A
D
A
S
S
A
L
I
D
A
S
Biestable R-S con puertas NOR
R
S
Q
1
Q
2
1
2
7402
7402
0 0 0 1 1 1
PROHIBIDO
0 0 1 0 1 1
1 0 0 1 0 1
0
1 0 1 0 0 1
0 1 0 1 1 0
1
0 1 1 0 1 0
0 1 0 1 0 0
Q
(T)
1 0 1 0 0 0
RESUMEN /Q(
(T+1)
Q
(t+1)
/Q
(T)
Q
(T)
S R
Q
1
= Q
(T)
Q
2
= /Q
(T)
Biestable R-S (Puertas NOR)
1S Q
1R Q
S
R
* 1 1
0 0 1
1 1 0
Q
(t)
0 0
Q
(T+1)
S R
ANSI/IEEE 91-1984
Tabla de Excitacin
X 0 1 1
0 1 0 1
1 0 1 0
0 X 0 0
S R Q
(T+1)
Q
(T)
Tabla de Transicin
Smbolo
Cronograma de evolucin de un Biestable R-S
1S Q
1R Q
S
R
t
t
t
t
R
S
Q
Q
Biestable R-S con puertas NAND
R
S
1
2
Q
Q
0 1 0 1 1 1
Q
(T)
1 0 1 0 1 1
0 1 0 1 0 1
1
0 1 1 0 0 1
1 0 0 1 1 0
0
1 0 1 0 1 0
1 1 0 1 0 0
PROHIBIDO
1 1 1 0 0 0
RESUMEN /Q(
(T+1)
Q
(t+1)
/Q
(T)
Q
(T)
S R
Biestable R-S (Puertas NAND)
Q
(t)
1 1
1 0 1
0 1 0
* 0 0
Q
(T+1)
S R
ANSI/IEEE 91-1984
* = Estado Prohibido
S Q
R Q
S
R
Smbolo
Tabla de Transicin
Biestabla J-K
J Q
K Q
J
K
ANSI/IEEE 91-1984
/Q
(t)
1 1
1 0 1
0 1 0
Q
(t)
0 0
Q
(T+1)
K J
Tabla de Excitacin
0 X 1 1
1 X 0 1
X 1 1 0
X 0 0 0
K J Q
(T+1)
Q
(T)
Tabla de Transicin
Smbolo
Biestable J-K con puertas lgicas
2
1
J
K
Q
Q
7400
7400
3
4
7400
S
R
1 0 0 1 1 1
/Q
(T)
0 1 1 0 1 1
0 1 0 1 0 1
1
0 1 1 0 0 1
1 0 0 1 1 0
0
1 0 1 0 1 0
0 1 0 1 0 0
Q
(T)
1 0 1 0 0 0
RESUMEN /Q(
(T+1)
Q
(t+1)
/Q
(T)
Q
(T)
K J
Cronograma de evolucin de un Biestable J-K
J Q
K Q
J
K
t
t
t
t
J
K
Q
Q
Biestable D puertas
0
0
1
1
/Q(
(T+1)
1 0 1 1
1 1 0 1
0 0 1 0
0 1 0 0
Q
(t+1)
/Q
(T)
Q
(T)
D
D
Q
Q
7402
7402
7402
R
S
1
2
3
Biestable R-S (Puertas NOR)
1 1
0 0
Q
(T+1)
D
ANSI/IEEE 91-1984
Tabla de Excitacin
1 1 1
0 0 1
1 1 0
0 0 0
D Q
(T+1)
Q
(T)
Tabla de Transicin
1 D Q
Q
D
Smbolo
Cronograma de evolucin de un Biestable R-S
1 D Q
Q
D
t
t
t
D
Q
Q
Biestable R-S Sincronizado por Nivel
R
S
Q
Q
7402
7402
7408
7408
CLK
CIRCUITO DE
SINCRONISMO
BIESTABLE RS
ASNCRONO
/Q
(t+1)
Q
(t+1)
1 0 0
1
0
/Q
(t+1)
/Q(
(T+1)
Prohibido 1 1 1
0 1 0 1
1 1 1 0
Q
(t+1)
0 X X
Q
(t+1)
CLK S R
Cronograma de evolucin de un Biestable
J-K Sincronizado por nivel
1S Q
1R Q
S
R
C
1
C
R
CLK
Q
Q
S
t
t
t
t
t
ANSI/IEEE 91-1984
Biestable D Sincronizado por Nivel Alto
2
1
D
CLK
Q
Q
7400
7400
3
4
7400
7400
S
R
7404
6
Q
(t)
0 1
1 1 1
0 1 0
Q
(t)
0 0
Q
(t+1)
CLK D
Tabla de Transicin
Circuito antirrebotes
+5 V
V
out
2
1
0 V
5 V
Falsos contactos aleatorios
Interruptor
en reposo sobre
la posicin 2
Interruptor
hacia la
posicin 1
R
V
CC
Salida
Salida
7400
7400
2
1
R
1
10 k
A
B
R
2
10 k
V
CC
Biestable J-K Master-Slave
Q
0
Q
0
S
R
J
CLK
Q
Q
R
S
S
R
K
Q
1
Q
1
MASTER
SLAVE
Diagrama de tiempos respecto a al seal de
sincronismo Master-Slave
t
w
2
50%
1
3
50%
4
Apertura del
Master
Aislamiento entre
el Master-Slave
Cierre del
Master
Transferencia
Master-Slave
Cronograma de evolucin de un Biestable J-K
Master.Slave
1 J Q
1 K Q
J
K
C
1
C
CLK
J
K
Q
(t)
Q
(t)
t
t
t
t
t
Biestable J-K Master-Slave con entradas
asncronas de Reset y Clear
J
K
Q
Q
CLK
PRESET (PR)
CLEAR (CLR)
MASTER
SLAVE
Smbolo del Biestable J-K sincrono con
entradas de Preset y Clear
CLK
Q
Q
J
K
CL
PR
J Q
K Q
J
K
C CLK
R
S
PRE
CLR
Smbolos
/Q
(t)
1 1 1
1 0 1 1 1
1
1
1
0
CL
1
1
0
1
PR
0 1 0
Q
(t)
0 0
1 X X
0 X X
Q
(T+1)
K J
Tabla de Transicin
Biestable D sincronizado por flanco de subida
D
Q
CLK
Q
2B
2A
1A
1B
3A
3B
S
R
1
0
CLK
1
0
X
X
D
1
0
Q
(t)
Q
(t)
Q
(T+1)
Tabla de Transicin
Cronograma de evolucin de un Biestable D
Sincronizado por flanco de subida
ANSI/IEEE 91-1984
CLK
Q
Q
D
1 D 1 Q
1 Q
D
C 1 CLK
ANSI/IEEE 91-1973
t
t
t
D
CLK
Q
Smbolo
Cronograma de evolucin de un BiestableJ-K
Sincronizado por flanco de bajada
CLK
Q
Q
J
K
CL
PR
J Q
K Q
J
K
C CLK
R
S
PRE
CLR
CLK
J
K
Q
Q
t
t
t
t
t
Parmetros de los biestables
t
clk
: Duracin mnima del impulso de reloj
t
set-up
: Tiempo mnimo que debe de estar presente
una entrada de excitacin antes del flanco activo de
reloj
t
hold
: Tiempo mnimo que debe permanecer una
entrada de excitacin despus del flanco activo del
reloj.
t
pd
: Tiempo de retardo de propagacin. Es el
tiempo transcurrido entre el flanco activo de l reloj
y la aparicin de la seal de salida
f
max
: Frecuencia mxima. Es la mxima frecuencia
que se puede aplicar a la entrada CLK de un
biestable que asegure que ste se dispare.
t
w
(L) : Tiempo mnimo que la seal de reloj (CLK)
debe permanecer a nivel bajo antes de que pase a
nivel alto.
t
w
(H) : Tiempo mnimo que la seal de reloj (CLK)
debe permanecer a nivel alto antes de que pase a
nivel bajo.
FLANCO
ACTIVO
t
set-up
t
pd
t
clock
t
hold
ENTRADA
CLK
SALIDA
Representacin de los biestables como
bloques funcinales
ENTRADAS
SNCRONAS
RELOJ
SALIDAS
ENTRADAS
ASNCRONAS
2 Q
2 Q
2 J
2 K
2 CLK
2 PRE
2 CLR
J Q
K Q
J
K
C CLK
R
S
PRE
CLR
S
1 J
C1
1 K
R
74L5112
1 Q
1 Q
1 J
1 K
1 CLK
1 PRE
1 CLR
Biestable genrico Representacin del biestable 74112
Transformacin de un tipo de biestable en otro
Q
Q
S
R
Q
(t )
Q
(t )
J
K
Circuito
combinacional
Transformacin de un biestable R-S en uno J-K
00 01 11 10
0
1
X X
1 1
Q
(t )
J K
00 01 11 10
0
1 X X
1 1
Q
(t )
J K
S = JQ
(t)
R = KQ
(t )
R
J
CLK
Q
Q
7408
7408
S
K
Q
Q
Implementacin de un biestable
J-K a partir de un biestable R-S
Clasificacin de los biestables por su forma de
disparo
Asncronos
Sncronos
Por nivel
Por flanco
Master-Slave
Disparo por flanco de subida
Biestables
Disparo por flanco de bajada
Mquina de estados de Moore
Circuito
combinacional
de entrada
Elemento
de
memoria
Circuito
combinacional
de salida
I
t + 1
I
t
E
t
S
t
Salida
Entrada
I
t
Mquina de estados de Mealy
Circuito
combinacional
de entrada
Elemento
de
memoria
Circuito
combinacional
de salida
I
t + 1
I
t
E
t
S
t +1
Salida
Entrada
I
t
Divisor de frecuencia por 3. Modelo de Moore
I
1
/ 0
I
0
/ 1 I
2
/ 0
X = 0 X = 0
X = 1
X = 0
Diagrama de flujos
t
I
0
I
1
I
2
I
0
t
Entrada
Salida
Diagrama de Tiempos
Divisor de frecuencia por 3. Modelo de Mealy
I
1
I
0
I
2
X = 0 / S = 0 X = 0 / S = 0
X = 1 / S = 1
X = 0 / S = 0
Diagrama de flujos
Diagrama de Tiempos
t
I
2
I
0
I
1
I
2
t
Entrada
Salida
Circuito del divisor de frecuencia por 3
con los modelos de Moore y Mealy
CLK
Q
0
Q
0
J
0
K
0
X
CLK CLK
Q
1
Q
1
J1
K
1
Salida de
Mealy
Salida de
Moore
Circuito del divisor de frecuencia por 3
simplificado modelos de Moore y Mealy
Q
0
Q
0
J
0
K
0
Entrada
X = CLK
Q
1
Q
1
J
1
K
1
Salida de
Mealy
Salida de
Moore
S
1
S
2
1 1
Divisor de frecuencias por 3 con arranque
asncrono e iniciacin en fri
Q
0
Q
0
J
0
K
0
Entrada
X = CLK
Q
1
Q
1
J
1
K
1
Salida de
Mealy
Salida de
Moore
S1
S2
1 1
Inicializacin
CL CL
Q
0
Q
0
J
0
K
0
Entrada
X = CLK
Q
1
Q
1
J
1
K
1
Salida de
Mealy
Salida de
Moore
S
1
S
2
1 1
+ Vcc
10 k
22 F
Arranque
asncrono
Iniciacin
en fro
Diseo de un dado electrnico
I
3
/ 100 I
1
/ 010 I
4
/ 101 I
5
/ 110
X = 1
I
2
/ 011 I
0
/ 001
X = 1 X = 1 X = 1 X = 1
X = 0 X = 0 X = 0 X = 0 X = 0 X = 0
X = 1
Diagrama de Estados
Diseo de un dado electrnico
Circuito
generador de
impulsos
Mquina de
Estados
Circuito
de
Visualizacin
Circuito Dado Electrnico
a g b c d e f
LT
BI/
RBO RBI
7448
1 2 4 8
1
CLK
Q2(t)
Q2(t)
J
2
K2
CLK
Q1(t)
Q1(t)
J
1
K1
S
2
CLK
Q0(t)
Q0(t)
J
0
K0
7476 7476 7476
CL CL CL
PR PR PR
+ Vcc = 5 V
10 k
22 F
+ Vcc
10 k
S
1
S
0
1
Impulsos
de clock
de 10 kHz
(1) (2) (3)
I
1
I
0
I
2
I
3
X = 1 / S = 0 X = 0 / S = 0 X = 0 / S = 0
=
0 / X = 0 / S = 1
I
4
X = 0 / S = 0
X = 1 / S = 1
J0
Q0
K0
Q0
C
J1
Q1
K1
Q1
C
CLK
Z0
Z1

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