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Electrnica Digital 2

M.C. Ana Ma. Rodrguez Domnguez Primavera 2014

Principios de Circuitos Secuenciales Flip-flops

Sistema Digital
(binario o multi valuado)

Circuitos Combinacionales

Lgica Programada

Circuitos Secuenciales

Lgica Aleatoria

Arreglos Lgicos

Microprocesadores y Microcontroladores

Asncronos

Sncronos

Discretos

ROM

Por nivel

Tradicional

SSI

PLA

Por pulso

Moderno

MSI

LSI

Sistemas Digitales
Combinacionales
No requieren memoria No requieren retroalimentacin

Secuenciales
Requieren memoria Requieren al menos una ruta de retroalimentacin

Circuitos Secuenciales
Las salidas dependen de la entrada actual y de la historia o el estado anterior de las entradas. El estado incorpora toda la informacin pasada necesaria para predecir la salida actual basada en las entrada actuales.
Variables de estado, uno o ms bits de informacin.

Tabla de Estado

Descripcin de Circuitos Secuenciales

Para cada estado actual o presente, especifica los estados siguientes como funcin de las entradas Para cada estado presente, especifica las salidas como funcin de las entradas

Diagrama de Estados Diagrama MDS Carta ASM


versin grfica de la tabla de estados

Lenguaje de Descripcin de Hardware

Diagrama General de las Mquinas Secuenciales de Estados Finitos (FSM)


. . .
Estado presente

Salidas al Decodificador exterior

Entradas . . externas .

Decodificador de Estado

Elemento . . .
Estado siguiente

de Salidas

de Memoria

. . .

. . .

. . .

Siguiente
retroalimentacin

Mquina Mealy o Clase A


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Mquina Moore con decodificador de salida o Clase B


Salidas al Decodificador exterior

Entradas externas

. . .

Decodificador de Estado

Elemento . . .
Estado siguiente

Estado presente

de Salidas

de Memoria

. . .

. . .

. . .

Siguiente
retroalimentacin

Mquina Moore o Clase C

Entradas externas

. . .

Decodificador de

Elemento . . .
Estado siguiente

Estado presente

de Memoria

. . .

Salidas al exterior

Estado . . .
Siguiente

retroalimentacin

Mquina Clase D

Entradas externas

. . .

Decodificador de

Elemento . . .
Estado siguiente

Estado presente

de Memoria

. . .

Salidas al exterior

Estado
Siguiente

Mquina Clase E

Elemento
Entradas del exterior

Estado presente

. . .
Estado siguiente

de Memoria

. . .

Salidas al exterior

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Es una entrada muy importante en la mayora de los circuitos secuenciales sncronos.


Las variables de estado cambian su estado de acuerdo al reloj.

Seales de Reloj

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El biestable
El circuito secuencial ms simple Dos estados solamente
Una sola variable de estado Q

alto

bajo

bajo

alto

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Anlisis analgico
Tericamente el umbral de enmedio es 2.5 V

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El otro punto estable


Asumiendo el umbral en 2.5 V Tericamente podra estar ah indefinidamente
2.5 V 2.5 V

2.5 V

2.5 V

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Puntos estables digitales

2.5 4.8 2.51 VV

2.5 V 2.0 0.0

2.5 V 2.0 0.0

4.8 5.0 2.5 V

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Metaestabilidad
La metaestabilidad es inherente a cualquier elemento biestable

Para dos puntos estables, un punto metaestable

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Metaestabilidad

Con un poco de ruido se puede mover a cualquiera de los otros puntos estables Es como patear el baln
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Comportamiento sube y baja

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Por que tener en cuenta la estabilidad?


Todos los sistemas reales estn sujetos a ella
Problemas causados por entradas asncronas que no respetan tiempos de setup and hold.

Problemas especialmente severos en sistemas de alta velocidad


debido a los periodos de reloj tan cortos, el tiempo para resolver la metaestabilidad puede ser mayor que un periodo de reloj.

Muchos diseadores digitales, productos y compaas han fallado por este fenmeno
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Biestable controlado?
Cmo hacerlo?
Aadir entradas de Control

Latch S-R (cerrojo SR, candado SR)

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operacion latch S-R

La metaestabilidad es posible si S y R se niegan simultaneamente.

(intente simularlo)
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Parmetros de tiempo en latch S-R


Retardo de propagacin (Propagation delay) Mnimo ancho de pulso

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Smbolos de latch S-R

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latch S-R usando NAND

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latch S-R con habilitacin

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latch D

26

Operacin latch D

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Parmetros de tiempo en latch D


Retardo de propagacin (de C o D) Tiempo de muestreo - Setup time (D antes del flanco en C) Tiempo de retencin - Hold time (D despus del flanco en C )

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Comportamiento del flip-flop D disparado por flanco

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Parmetros de tiempo del flip-flop D


Retardo de propagacin (desde CLK) Setup time (D antes de CLK) Hold time (D despus de CLK)

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Circuito TTL del flip-flop D disparado por


flanco Entradas Preset y clear
Para funcionar como latch SR

3 lazos de retroalimenta_ cin

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Otros flip-flop D
Disparado por flanco de bajada o negativo

Habilitador de reloj

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flip-flops J-K

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Conversin de flip-flops de un tipo a otro


Adecuado para una tarea en particular

Decodificador
entradas

de conversin

Flip flop Q dado Q

Flip flop deseado

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Convierta un flip flop tipo RS en tipo D


Qn Qn+1 D Qn 0 0 1 Qn+1 0 1 0 S 0 1 0 R * 0 1

Tabla de transiciones del ff D (deseado)

0
0 1 1

0
1 0 1

0
1 0 1

Tabla de transiciones del ff SR (dado)

Qn 0 0 1 1

S 0 1 0 *

R * 0 1 0

Tabla de conversin
Note que las entradas no estn en orden

0 0 1 1

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D Q 0 1 0 0 0 S=D 1 1 * Q

D 0 0 1 * 1 R=D 1 0 0

S
Q CLK Q R
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