UNIDAD TEMATICA 3

Diseo de Sistemas Combinacionales

Diseo de circuitos aritmticos y lgicos con lgica SSI

Medio Sumador de un bit: Es un sumador que no toma en cuenta un carry de entrada Diagrama a bloques:
A Co B

Funcin Lgica:
S= 1,2 = + = +

MS
S

Co= (3)=AB Implementacin

A
0V L1

Tabla de Verdad: A 0 0 1 1 B S Co 0 0 0 1 1 0 0 1 0 1 0 1

B
0V

U1A

Co

U2A L2

Diseo de circuitos aritmticos y lgicos con lgica SSI

Sumador Completo de un bit: Es un sumador que toma en cuenta el carry de entrada

Diagrama de bloques:
B Co SC[1] Ci S A

Funcin Lgica:
S= 1,2,4,7 = + +

Tabla de Verdad: A
0 0

Co= (3,5,6,7) = + + Co
0 0

B
0 0

Ci S
0 1 0 1

=AB+ABC+ABC = AB+C(AB+AB) = AB +C(A+B) A 1 C 1 1 1

0
0 1 1 1 1

1
1 0 0 1 1

0
1 0 1 0 1

1
0 1 0 0 1

0
1 0 1 1 1

Implementacin:

A
0V

B
0V

U2A L1 U3A 0V

Ci

Co
U2B

U1A

U1B

L2

Diseo con Lenguaje descriptor de hardware:

Name SC1 ; PartNo 00 ; Date 08/10/2013 ; Revision 01 ; Designer Engineer ; Company casa ; Assembly SC[1] ; Location ALU ; Device g16v8a ;

Dispositivo Lgico programable

U1

/* *************** INPUT PINS **********/ PIN 1 = A ; /* */ PIN 2 = B ; /* */ PIN 3 = Ci ; /* */ /* *************** OUTPUT PINS ********/ PIN 18 = S ; /* */ PIN 19 = Co ; /* */

0 0 0

1 2 3 4 5 6 7 8 9 11

CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8

IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7

19 18 17 16 15 14 13 12

? ?

/*Descripcin del hardware mediante expresin lgica*/ /*Sumador completo de un bit*/ S=A$B$Ci; Co=A&B#A&Ci#B&Ci;

Name SC1T ; PartNo 00 ; Date 08/10/2013 ; Revision 01 ; Designer Engineer ; Company casa ; Assembly sc[1] ; Location alu ; Device g16v8a; /* *************** INPUT PINS **********/ PIN 1 = a ; /* */ PIN 2 = b ; /* */ PIN 3 = ci ; /* */

U1

/* *************** OUTPUT PINS *********/ PIN 18 = s ; /* */ PIN 19 = co ; /* */

1 2 3 4 5 6 7 8 9 11

CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8

IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7

19 18 17 16 15 14 13 12

? ?

/*Descripcin del hardware mediante tablas*/ field entrada=[a,b,ci]; field salida = [s,co]; TABLE entrada => salida { 'b'000 => 'b'00; 'b'001 => 'b'10; 'b'010 => 'b'10; 'b'011 => 'b'01; 'b'100 => 'b'10; 'b'101 => 'b'01; 'b'110 => 'b'01; 'b'111 => 'b'11;}

Archivo mapa de fusibles (sc1.jed)

CUPL(WM) 5.0a Serial# 60008009 Device g16v8as Library DLIB-h-40-2 Created Tue Oct 08 22:12:00 2013 Name SC1 Partno 00 Revision 01 Date 08/10/2013 Designer Engineer Company casa Assembly SC[1] Location ALU *QP20 *QF2194 *G0 *F0 *L00000 01011111111111111111111111111111 *L00032 11010111111111111111111111111111 *L00064 01110111111111111111111111111111 *L00256 10011011111111111111111111111111 *L00288 01010111111111111111111111111111 *L00320 10100111111111111111111111111111 *L00352 01101011111111111111111111111111 *L02048 11000000001100000011000000100000 *L02112 00000000001111111111111111111111 *L02144 11111111111111111111111111111111 *L02176 111111111111111110 *C2450 *A213

Carga del Programa y Simulacin

Sumador Completo de un bit

U1
A B Ci

0 0 0

1 2 3 4 5 6 7 8 9 11

CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8

IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7

19 18 17 16 15 14 13 12

? ?

Co S

Sumador Completo n de bits:

An-1 Bn-1
U4
A B Co SC[1] Ci S A B Co SC[1] Ci S

An-2 Bn-2
U3

..........

A1

B1

U2

Ao

Bo

U1

A B Co SC[1] Ci S

A B Co SC[1] Ci S

Sn-1

Sn-2

..........

S1

So

Sumador Completo 4 de bits:

KPD1 3
A3A2A1A0 B3B2B1 B0 Co
4321

KPD2 7
4321

SC[4]
S3S2S1S0

Ci

L1

A3
A4 A3 A2 A1 B4 B3 B2 B1

B3
U4

A2

B2

A1
U3

B1

U2

Ao

Bo

U1

U1 74LS83
s4 s3 s2 s1

A B Co SC[1] Ci S

A B Co SC[1] Ci S

A B Co SC[1] Ci S

A B Co SC[1] Ci S

V1 0V

S3

S2
DISP1

S1

So

Cin Cout

4321

Diseo con Lenguaje descriptor de hardware:

Name SC4;

Device G16V8;
/** Inputs **/ Pin [1..4] = [A1..4]; Pin [5..8] = [B1..4]; Pin 9 = Ci; /** Outputs **/ Pin [12..15] = [S1..4]; Pin [16..18] = [C1..3]; Pin 19 = Carry; /* First 4-bit number */ /* Second 4-bit number */

U1
/* 4-bit sum */ /* Intermediate carry vaules */ /* Carry for 4-bit sum */

0 0 0

/* Adder-slice circuit - add 2, 1-bit, numbers with carry */ function adder_slice(X, Y, Cin, Cout) { Cout = Cin & X /* Compute carry */ # Cin & Y # X & Y; adder_slice = Cin $ (X $ Y); /* Compute sum */ } /* Perform 4, 1-bit, additions and keep the final carry */

1 2 3 4 5 6 7 8 9 11

CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8

IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7

19 18 17 16 15 14 13 12

? ?

S1 = adder_slice(A1, B1, Ci, C1); /* */ S2 = adder_slice(A2, B2, C1, C2); S3 = adder_slice(A3, B3, C2, C3); S4 = adder_slice(A4, B4, C3, Carry); /* Get final carry value

*/

SW1

U1
1 2 3 4 5 6 7 8 9 11 CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8 IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7 19 18 17 16 15 14 13 12

C 8
THUMBSWITCH-BCD

SW2

C 8
THUMBSWITCH-BCD

Sumador BCD:
Detector mayor a nueve:

KPD1 9
4321

KPD2 9
4321

(10,11,12,13,14,15)

carry out
L1 U1
A3A2A1A0 B3B2B1 B0

carry in
V1 0V

1 1
C 1 1 1 1 D

U4B U3A U4A U3B

Co

SC[4]
S3S2S1S0

Ci

B
F= AB+AC

U2
A3A2A1A0 B3B2B1 B0 Co

SC[4]
S3S2S1S0

Ci

DISP1

4321

Medio Restador de un bit: Es un restador que no toma en cuenta un borrow de entrada

Diagrama a bloques:
A Bo B

Funcin Lgica:

MR
R

R=

1,2 = + = +

Bo= (3)= Implementacin

U2A U1A

Tabla de Verdad:
A 0 0 1 1 B R Bo 0 0 0 1 1 1 0 1 0 1 0 0

U3A

A B Bo MR R

Diseo de circuitos aritmticos y lgicos con lgica SSI

Restador Completo de un bit: Es un sumador que toma en cuenta el borrow de entrada

Diagrama de bloques:
B Co SC[1] Ci S A

Funcin Lgica: R= 1,2,4,7 = + +

Tabla de Verdad: A
0 0

Bo= (1,2,3,7) = + + Bo
0 1

B
0 0

Bi R
0 1 0 1

Bo
1 Bi 1 1 B 1

0
0 1 1 1 1

1
1 0 0 1 1

0
1 0 1 0 1

1
0 1 0 0 1

1
1 0 0 0 1

Otra forma: Bo= + + = + Bi( + ) = +Bi( + )

Implementacin:

R=

1,2,4,7 = + +

= +Bi( + )
A
5V

B
5V

U2A L1 U3A

U4B

5V

Bi

Bo
U2B U4A

U1A

U1B

L2

Restador Completo n de bits:

An-1 Bn-1
A B Bo RC[1] Bi R

An-2 Bn-2
A B Bo RC[1] Bi R

......

A1

B1

Ao

Bo

A B Bo RC[1] Bi R

A B Bo RC[1] Bi R

Rn-1

Rn-2

......

R1

Ro
KPD1 KPD2 3
4321

Restador Completo 4 de bits:

6
4321

L1

B3
A B

A3

A2
A B

B2

A1
A B

B1

Ao
A B

Bo
V1 0V

Bo RC[1] Bi R

Bo RC[1] Bi R

Bo RC[1] Bi R

Bo RC[1] Bi R

R3

R2

R1

Ro

DISP1

4321

Restador con complemento a 1: A-B = A + comp. a 1 de B

x3 x2 x1 x0

KPD1 1
43 21

KPD2 6
4 32 1

x3 x2 x1 x0

y3 y2 y1 y0

y3 y2y1 y0

x3 x2 x1 x0

cmp1
y3 y2 y1 y0

A3A2A1A0 B3B2B1B0 Co

V1 0V

SC[4]
S3S2S1S0

Ci

U4A

A3A2A1A0 B3B2B1 B0 Co

V2 0V

SC[4]
S3S2S1S0

Ci

x3 x2 x1 x0
c

L1

cmp1c
y3 y2 y1 y0

DISP1

signo

4321

cmp1

cmp1c

Resta con complemento a dos: A-B = A + comp. a 2 de B = A + comp a 1 +1

KPD1 B
4 3 21

KPD2 7
4321

x3 x2 x1 x0

cmp1
y3 y2 y1 y0

A3A2A1A0 B3B2B1B0 Co

V1 5V

SC[4]
S3S2S1S0

Ci

x3 x2 x1 x0

cmp1c
y3 y2 y1 y0

signo
L1 DISP1

Comp. a 1 +1
A3A2A1A0 B3B2B1B0 Co

V2 0V

SC[4]
S3S2S1S0

Ci

4321

UNIDAD ARITMETICA: (Suma y Resta) Over flow Cero Paridad par Carry de salida
U5D U6A U3
B Co SC[1] Ci S A A B Co SC[1] Ci S
A3A2A1A0 OV Z P Co F3F2 F1 F0 B3B2B1B0 RS

UA
Ci

Resta/Suma (1/0) Carry de entrada

U5C

U5B

U5A

U2

U1
B Co SC[1] Ci S A B Co SC[1] Ci S A

U4

U8A

U7A

U6D

U6C

U6B

A3A2A1A0 OV Z P Co

B3B2B1B0 RS

UA
Ci F3F2 F1 F0

 Multiplicacin Binaria
A1 A0 X B1 B0 ----------------------------0 0 + B0*A1 B0*A0 --------------------------------B0*A1 B0*A0 0 B0*A1 B0*A0 + B1*A1 B1*A0 ---------------------------------C B1*A1 (B0*A1+B1*A0) B0*A0 M3 M2 M1 M0
L1 L4 A1 5V A0 5V B1 5V B0 5V

U1C

U1D

U1A

U1B

A B Co SC[1] Ci S

A B Co SC[1] Ci S

L3

L2

M3

M2

M1

M0

Divisin Binaria:

KPD1 3

KPD2 2
4321

A1 A0 R1 R0

B1 B0 D1 D0

si

A1>=B1 B0 entonces D1=1 R1=A1-B1B0 caso contrario D1=0 R1=A1-0 si R1 A0>=B1B0 entonces D0=1 R0=R1A0-B1B0 caso contrario D0=0 R0=R1A0-0

4321

A1 A0
A=B A<B

B1 B0

comp2
A>B

U6C U3
A R B A R B Bo RC[1] Bi Bo RC[1] Bi

U6B U4

A1 A0
A=B A<B

B1 B0
A>B

comp2

U5

U6D U7
A B A B Bo RC[1] Bi R

U9A U8
Bo RC[1] Bi R

U2B

DISP1 L1
4321

L2

Comparador de Magnitud de un bit:

A B 0 0 1 1 0 1 0 1 A=B 1 0 0 1 A>B A<B 0 0 1 0 0 1 0 0

F(A=B)= (A+B)

F(A>B)= AB
F(A<B)= AB

Comparador de Magnitud de dos bit:

F(A=B)= (A0+B0) (A1+B1)

F(A>B)= A1B1+ (A1+B1) (A0B0) F(A<B)= A1B1+ (A1+B1) (A0B0)

Comparador de Magnitud de dos bit:

KPD1 0
4321

KPD2 0
4321

U4B

U4F U4E U1B U2C U1C U1D U4D

U6A

U6B

U1A

U2D U2A L1 L2 U5A L3

U5B

A=B

A<B

A>B

Resta condicionada:

KPD1

KPD2 1
4321

R A-B

X 1

2
4321

V1 5V

0
U3A U1
A B A B Bo RC[1] Bi R Bo RC[1] Bi R

U3B U2

DISP1

4321

DISENO DE LA UNIDAD LOGICA DE UN BIT:

S1 0 0 1 1 S0 0 1 0 1 F A A*B A+B A+B
U3D U3A U3B U3C

F=S1S0A+S1S0AB+S1S0(A+B)+S1S0(A+B) F=S1S0A+S1AB +S1S0A+S1AB+S1S0AB)

U5A

U1A

U1B

U1C

U2A

U4A

U6A
A F B

UL[1]

S1 S0

DISENO DE LA UNIDAD LOGICA DE CUATRO BITS:

B F

U1

UL[1]

S1 S0

B F

U2

UL[1]

S1 S0

B F

U3

UL[1]

S1 S0

B F

U4

UL[1]

S1 S0

A3A2A1 A0 B3B2B1B0

UA[4]
F3F2F1F0

S1 S0

DISENO DE LA UNIDAD LOGICA Y ARITMETICA: A B

Co

UNIDAD ARITMETIC A 1

R/S (S2) UNIDAD LOGICA Ci

S1 S0 S3 S2 S1 S0 0 X 0 0 0 X 0 1 0 X 1 0 0 X 1 1 1 0 X X 1 1 X X OPERACIN NOT A AND A.B OR A+B XOR AB SUMA A+B RESTA A-B

0
S (S3)

MUX 2X1

DISENO DE LA UNIDAD LOGICA Y ARITMETICA:

U1
B3B2B1B0 A3A2A1A0 OV RS Z UA P Ci Co F3F2 F1 F0

A3 A2 A1 A0

B3 B2B1B0 S1 S0

U2

UL[4]
F3F2 F1 F0

A0 A1 A2 A3 B3 B2 B1 B0 F0

B0 B1 B2 B3

A3 A2 A1 A0

OV Z P Co

ALU[4]

F3

F2 F1

S3 S2 S1 S0 Ci

MUX_2X1[4]

U3

Y0 Y1 Y2 Y3

CODIFICADORES Y DECODIFICADORES CODIFICADOR: Un codificador binario es un sistema digital que convierte un cdigo cualquiera en un cdigo binario. DECODIFICADOR: Un decodificador binario es un sistema digital que convierte un cdigo binario en un cdigo cualquiera.
CODIFICADOR nxm
ENT 0
I0 I1 Y0 Y1

SISTEMA DIGITAL
I0 Y0 Y1

DECODIFICADOR nxm
I0 I1 Y0 Y1

SAL 0

TECLADO

ENT 1

codigo binario

codigo binario
In-1 Ym-1 In-1 Ym-1

ENT n-1

In-1 Ym-1

SAL n-1

Codificador Binario: Codificador decimal:

n= 2p y m=p n= 10 y m 4

Decodificador Binario: n=p y m=2p Decodificador decimal: n=4 y m=10 Decodificador 7seg: n=4 y m=7

DISPLAY

I1

SAL 1

Codificador de 4x2 sin Prioridad

cod4x2
I0 I1 I2 I3 Y0 Y1

U1B

U1A

I3 0
0 0 1

I2 0
0 1 0

I1 0
1 0 0

I0 1
0 0 0

Y1 0
0 1 1

Y0 0
1 0 1

cod4x2
I0 I1 I2 I3 Y0 Y1

Codificador de 4x2 con prioridad (I3 con mayor prioridad)

I3 0 0 0 I2 0 0 0 I1 0 0 1 I0 0 1 0 Y1 X 0 0 Y0 X 0 1

1 = 0 = Y1 x 0 I1 0 0 I3

1,2,3 . (0) 1,4,5,6,7 . (0) Y0 x 0 0 0

0 0 0 0 0 1 1 1 1 1 1
1 1

0 1 1 1 1 0 0 0 0 1 1
1 1

1 0 0 1 1 0 0 1 1 0 0
1 1

1 0 1 0 1 0 1 0 1 0 1
0 1

0 1 1 1 1 1 1 1 1 1 1
1 1

1 0 0 0 0 1 1 1 1 1 1
1 1

I0

0
0

I2
Y1=I3+I2 Y0=(I3+I2)(I3+I1)

Codificador de 4x2 con prioridad (I3 de mayor prioridad)

U1C U3A U1B

U1A

cod4x2p
I3 I2 I1 I0 Y1 Y0

Diseo de un decodificador de 2x4 activo uno con habilite activo cero.

dec2x4
A B H Y0 Y1 Y2 Y3
U1A

U1B

U1C

A 0 0 1 1

B 0 1 0 1

Y3 0 0 0 1

Y2 0 0 1 0

Y1 0 1 0 0

Y0 1 0 0 0

U2A

Sin Habilite Y0=AB Y1=AB Y2=AB Y3=AB

Con Habilite Y0=ABH Y1=ABH Y2=ABH Y3=ABH

dec2x4
A B H Y0 Y1 Y2 Y3

Decodificador 7segmentos: Convierte un cdigo binario en un cdigo 7segmentos, el cual permite representar en forma simblica un numero binario, mediante un display 7 segmentos. Display 7 segmentos: Es un dispositivo que posee diodos leds dispuestos en segmentos. Existen dos tipos de display 7segmentos: nodo Comn y Ctodo Comn. Display 7 segmentos nodo comn (C.A.): Los leds se encienden con cero lgico. Display 7 segmentos catodo comn (C.C.): Los leds se encienden con uno lgico.
Disp 7seg C.A.
V+

Disp 7seg C.C.

Gnd

V1 0V

abcdefg.

V2 5V

abcdefg.

Diseo de un decodificador BCD 7 seg. AC

A B C D a b c d e f g

dec7seg
a A B C D b c d e f g

a f b

0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 1 1 0 x 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 x 1 0 0 1 0 1 0 x x x x x x x 1 0 1 1 x x x x x x x 1 1 0 0 x x x x x x x 1 1 0 1 x x x x x x x 1 1 1 0 x x x x x x x 1 1 1 1 x x x x x x x

g
e d c

= = =

1,4,11,13 + (6,10,11,12,13,14,15) 5,6,11,12,14,15 + (6,10,11,12,13,14,15) 1,2,12,14,15 + 6,10,11,12,13,14,15 d= 4,7,10,15 + 6,9,10,11,12,13,14,15 = 1,3,4,5,7,9 + (6,10,11,12,13,14,15) = 1,2,3,7,13 + (6,10,11,12,13,14,15) = 0,1,7,12, + (6,10,11,12,13,14,15)

KPD1 3
4321

V+

DISP1
abcdefg.

dec7seg U1
a A B C D b c d e f g

MULTIPLEXORES Y DEMULTIPLEXORES
Multiplexor: Es un sistema digital que permite conectar varias entradas de p bits a una sola salida de p bits, para lo cual se usan entradas de seleccin. De multiplexor: Es un sistema digital que permite conectar una sola entrada de p bits a varias salida de p bits, para lo cual se usan entradas de seleccin.

Multiplexor de mx1
U1 Ap-1..A0 Bp-1..B0 Cp-1..C0 Zp-1..Z0 Habilite
I0 I1 I2

m=2n

Demultiplexor de 1xm
U2
Y0 Y1

Op-1..Oo Op-1..Oo Op-1..Oo

muxs

Yp-1..Y0
Y

Y H

dmux

Y2

Im-1 H

Habilite
Sn-1 S1 S0

Sn-1

Ym-1

Op-1..Oo

Select 1

Select 0

Sel n-1

Sel n-1

Select 1 Select 0

S1 S0

Diseo de un multiplexor de 2x1 de un bit con habilite activo cero

MUX_2X1
I0 I1 H S Y
U2A U3A U2B

H 0 0 1

S 0 1 0

Y I0 I1 0

U1B

MUX_2X1
I0 I1 Y S

Y= I0*S*H + I1*S*H

U1A

Diseo de un multiplexor de 2x1 de dos bits, con habilite activo cero

MUX_2X1

S0 O

0
0 1 1

0
1 0 1

A
B 0 0

A0 A1 B0 B1

I0 I1 H S Y

O0 O1

MUX_2X1
I0 I1 Y S

S0

Diseo de un Demultiplexor de 1x2 de un bit, con habilite activo uno

U1A

H 0 0 1

S0 0 1 0

Y1 0 0 0

Y0 0 0 I

U1B

Y1= H*S0*I Y0= H*S0*I

dmux1x2
Y0 I

S0

Y1

Memoria ROM (Read Only Memory)

Es una memoria de solo lectura, y es no voltil debido a que la informacin almacenada no se pierde una vez retirada la energa. Tipos de ROM: ROM: Memoria que es grabada durante el proceso de fabricacin. PROM: Memoria ROM Programable solo una vez por el usuario UVEPROM: Memoria ROM Programable y Borrable por ultra violeta EEPROM: Memoria ROM Programable y Borrable elctricamente Flash ROM: Memoria ROM reprogramable elctricamente en campo.

ROM

EEPROM

PROM

Flash ROM

MEMORIA ROM:

Bits de direccionamiento An-1 An-2 A1 A0

OE

ROM 2n X m

Dm-1 Dm-2 D1 D0 Bits de datos

Diseo de una ROM DE 4X3: Tabla de programacin:

dec2x4

DIRECCION A1 DE MEMORIA A0
OE

A B H

Y0 Y1 Y2 Y3

* * *

* *

* *

A1
0 0 1 1

A0
0 1 0 1

D2
1 0 1 1

D1
0 1 0 1

D0
1 0 1 0
D2 D1 D0

salida de datos

PROM (Programble Read Only Memory)

Memoria PROM:

dec2x4

DIRECCION A1 DE MEMORIA A0
OE

A B H

Y0 Y1 Y2 Y3

0 * X

D2

D1

salida de datos

D0

Diseo con memoria PROM:

Disee un sistema digital extraiga el complemento a dos de un numero de 4 bits.

Tabla de programacin:
L4 L3 L2 L1 KPD1 6
4321 A4 A3 A2 A1 A0

CS

U1 PROM32
O7 O6 O5 O4 O3 O2 O1 O0

Dispositivos Lgicos programables

OR PROGRAMABLE

AND PROGRAMABLE

PLA (Programable logic array)

PAL (Programable array logic)

PAL (Programable array logic)

Notacin

Salida Combinacional

Entrada Salida

GAL(Generic Array Logic)

OLMC (Outpu Logic Macro Cell)

OLMC

LENGUAJE DESCRIPTOR DEL HARDWARE (HDL) HDL es el acrnimo de Hardware Description Language (Lenguaje de Descripcin de Hardware). Son lenguajes de programacin en los que el objetivo es programar un circuito electrnico. Lenguajes HDL: ABEL: es la abreviatura de Advanced Boolean Expression Language. ABEL: Lenguaje promovido por XILINX para la introduccin de mdulos de carcter especfico, como mquinas de estados finitos. AHDL: Lenguaje promovido por ALTERA para facilitar la introduccin Verilog es un lenguaje de descripcin de hardware (HDL, del Ingls Hardware Description Language) usado para modelar sistemas electrnicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseo, prueba e implementacin de circuitos analgicos, digitales y de seal mixta a diferentes niveles de abstraccin. VHDL es el acrnimo que representa la combinacin de VHSIC y HDL, donde VHSIC es el acrnimo de Very High Speed Integrated Circuit y HDL es a su vez el acrnimo de Hardware Description Language.

Diseo con Lenguaje descriptor de hardware: COMPILADOR WINCUPL

Name SC1 ; PartNo 00 ; Date 08/10/2013 ; Encabezado Revision 01 ; Designer Engineer ; Dispositivo Lgico Company casa ; programable Assembly SC[1] ; Location ALU ; Device g16v8a ; /*Asignacin de pines a las variables de entrada */ 0 /* *************** INPUT PINS **********/ PIN 1 = ; /* */ 0 PIN 2 = ; /* */ PIN 3 = ; /* */

U1
1 2 3 4 5 6 7 8 9 11 CLK/I0 I1 I2 I3 I4 I5 I6 I7 I8 OE/I9 AM16V8 IO0 IO1 IO2 IO3 IO4 IO5 IO6 IO7 19 18 17 16 15 14 13 12

? ?

/*Asignacin de pines a las variables de salida */ /* *************** OUTPUT PINS ********/ PIN 18 = ; /* */ PIN 19 = ; /* */

/*Descripcin del hardware mediante expresin booleana o tablas de verdad*/