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HUGO ALEJANDRO GARCIA MORALES

5.6.2.2 ICW2
El segundo de escritura en la secuencia, ICW2, se programa para proporcionar los bits [07:03] de la interrupcin vector que se libera durante un reconocimiento de interrupcin. Una base diferente se selecciona para cada interrumpir controlador.

5.6.2.3 ICW3
La tercera escritura de la secuencia, ICW3, tiene un significado diferente para cada controlador. Para el controlador maestro, ICW3 se utiliza para indicar qu e la lnea IRQ de entrada se utiliza para la cascada controlador esclavo. Dentro de la HIC, se utiliza IRQ2. Por lo tanto, el bit 2 de ICW3 en el maestro controlador se establece en un 1, y los dems bits se ponen a 0 de. Para el controlador esclavo, ICW3 es el cdigo de identificacin de esclavo se utiliza durante una interrupcin reconocer ciclo. El reconocimiento de interrupcin ciclos, el controlador maestro emite un cdigo de al controlador esclavo si la interrupcin en cascada gan el arbitraje en el controlador maestro. La controlador esclavo compara este cdigo de identificacin con el valor almacenado en su ICW3, y si se partidos, el controlador esclavo asume la responsabilidad de transmitir el vector de interrupcin.

5.6.2.4 ICW4
La escritura final de la secuencia, ICW4, debe programar ambos controladores. Por lo menos, el bit 0 debe ajustarse a un 1 para indicar que los controladores estn funcionando en una arquitectura basada en Intel sistema.

5.6.3 Cdigos de comando de la operacin (OCW)


Estas palabras de comando reprogramar el controlador de interrupciones para operar en varios modos de interrupcin. OCW1 mscaras y desenmascara lneas de interrupcin. OCW2 controla la rotacin de las prioridades de interrupcin cuando en modo de priori dad de rotacin, y los controles la funcin EOI. OCW3 es sets por ISR / IRR lee, activa / desactiva el modo de mscara especial SMM, y activa / desactiva el modo de interrupcin encuestados.

5.6.4 Modos de funcionamiento


5.6.4.1 Modos completamente anidados
En este modo, las solicitudes de interrupcin estn ordenados de prioridad de 0 a 7, con 0 siendo el ms alto .Cuando se reconoce una interrupcin, la solicitud de prioridad ms alta se determina y su vector coloca en el autobs. Adems, el ISR de la interrupcin se establece. Este bit permanece establecido hasta ISR: la cuestiones de procesador un comando EOI inmediatamente antes de regresar a la rutina de servicio, o si en Modo de AEOI, en el borde de salida de la segunda INTA #. Mientras que el bit de ISR se establece, cualquier otra las interrupciones de la misma o menor prioridad son inhibidas, mientras que los niveles ms altos generan otra interrupcin. Prioridades de interrupcin se pueden cambiar en el modo de prioridad de rotacin.

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5.6.4.2 Especial modo completamente anidado


Este modo se utiliza en el caso de un sistema en el que se utiliza en cascada, y la prioridad tiene que ser conservadas dentro de cada esclavo. En este caso, el modo completamente anidado especial est programado para el controlador maestro. Este modo es similar al modo completamente anidado con las siguientes excepciones: Cuando una solicitud de interrupcin de un determinado esclavo est en servicio, este esclavo no est bloqueada desde lgica de prioridad del maestro y otras solicitudes de interrupcin de mayores interrupciones de prioridad dentro el esclavo es reconocido por el maestro e inicia interrumpe al procesador. En la normales modo de anidado, un esclavo se enmascara cuando est en su solicitud de servicio. Cuando se sale de la rutina de servicio de interrupcin, el software tiene que comprobar si la interrupcin servicios fue el nico de ese esclavo. Esto se realiza mediante el envo de una EOI no especfica ordenar al esclavo y despus de leer su ISR. Si es 0, una EOI no especfica tambin se puede enviar al maestro.

5.6.4.3 Modo automtico de rotacin (Dispositivos misma prioridad)


En algunas aplicaciones, hay una serie de dispositivos de interrupcin de la misma prioridad. Automtico modo de rotacin prev una rotacin de 8 vas secuencial. En este modo, un dispositivo recibe la ms baja prioridad despus de haber sido atendida. En el peor de los casos, un dispositivo que solicita una interrupcin tiene que esperar hasta que cada uno de los otros siete equipos se limpia una vez como mximo. Hay dos maneras de realizar la rotacin automtica utilizando OCW2, la rotacin en no especfica EOI Comando (R = 1, SL = 0, EOI = 1) y girar en el modo de EOI automtica que es fijado por (R = 1, SL = 0, EOI = 0).

5.6.4.4 Modo Rotacin especfica (Prioridad especfica)


El software puede cambiar las prioridades de interrupcin de la programacin de la prioridad inferior. Por ejemplo, si IRQ5 se programa como el dispositivo de prioridad inferior, a continuacin, IRQ6 es el dispositivo de prioridad ms alta. El Set Comando de prioridad se publicar en OCW2 de lograr esto, donde: R = 1, SL = 1, y LO- L2 es la cdigo binario nivel de prioridad del dispositivo de prioridad inferior. En este modo, el estado interno es actualizado por el software de control durante OCW2. Sin embargo, es independiente del comando EOI. Cambios de prioridad se pueden ejecutar en un comando EOI utilizando el Gire el Comando Especfico EOI en OCW2 (R = 1, SL = 1, EOI = 1 y LO -L2 = Nivel de IRQ recibir prioridad inferior.

5.6.4.5 Modo Encuesta


Modo de encuesta se puede utilizar para conservar el espacio en la tabla de vector de interrupcin. Varias interrupciones que pueden ser reparados por una rutina de servicio de interrupcin no necesitan vectores separados, si utiliza la rutina de servicio el comando de sondeo. Modo de sondeo tambin se puede utilizar para ampliar el nmero de interrupciones. El sondeo rutina de servicio de interrupcin puede llamar a la rutina de servicio apropiada, en lugar de proporcionar la interrupcin vectores en la tabla de vectores. En

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este modo, la salida INTR no se utiliza y el microprocesador Interrupcin interna Activar flipa -flor se reinicia, la desactivacin de la entrada de interrupcin. Servicio a los dispositivos es alcanzado por software usando un comando encuesta. El comando encuesta se emite mediante el establecimiento de P = 1 en OCW3. El PIC trata su prxima I / O ledo como un reconocimiento de interrupcin, se establece el bit de ISR correspondiente si hay una solicitud, y lee el nivel de prioridad. LAS interrupciones estn congelados desde el OCW3 escritura en el Registro de entrada / salida. El byte devuelto durante la lectura de E / S contiene un '1 ' en el bit 7, si hay una interrupcin, y el cdigo binario del nivel de prioridad ms alto en bits 2:0.