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UNI FIEE 2013-II UNIVERSIDAD NACIONAL DE INGENIERIA FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA 1er.

LABORATORIO DE SISTEMAS DIGITALES II EE-636 M


En esta experiencia de laboratorio el alumno obtendr experiencia en especificar la descripcin a nivel de comportamiento y estructural para circuitos combinacionales y secuenciales bsicos, usando el lenguaje de descripcin de hardware VHDL de la herramienta EDA Quartus II de Altera. 1. Implementar la especificacin VHDL de un decodificador de 2 entradas a 4 salidas. La salida decodificada es activa con nivel alto. En otras palabras, la combinacin binaria de los bits de entrada especifican la salida decodificada. Por ejemplo, "00" -> "0001", "01" -> "0010", "10" -> "0100", "11" -> "1000". Usar la plantilla proporcionada para implementar 4 arquitecturas diferentes usando withselect, when-else, sentencia if, y sentencia case. Para el caso de sentencias if y case, usted debe usar process, y debe asegurarse de seguir la gua de codificacin para sntesis (colocar todas las entradas en la lista sensitiva, y asegurarse que todas las salidas estn definidas en todos los caminos del proceso). Simular las 4 arquitecturas de manera funcional y temporal, y mostrar los resultados al profesor jefe de prcticas. Implementar la especificacin VHDL de un codificador de prioridad de 4 entradas a 2 salidas. El codificador de prioridad es opuesto al decodificador de la pregunta 1. Por ejemplo, "0001" -> "00", "1000" -> "11". Sin embargo, el codificador debe manejar los casos de mltiples entradas con valor verdad, de tal forma que el codificador de prioridad debe dar prioridad al bit ms significativo de entrada. Por ejemplo, "1001" -> "11", "0111" -> "10", "0011"-> "01", etc. Adicionalmente, el codificador de prioridad debe generar una salida valid cuando una de las entradas sea verdad. Usando la plantilla proporcionada, crear dos arquitecturas diferentes usando sentencia if y sentencia case. Simular las dos arquitecturas de manera funcional y temporal, y mostrar los resultados al profesor jefe de prcticas. Implementar la especificacin VHDL de un pipelined adder, usando la plantilla proporcionada. El pipelined adder es simplemente un sumador con un registro a la salida. Recordar que cualquier seal que es asignada en el flanco de subida de reloj se implementa como una seal registrada durante la sntesis. Simular la arquitectura de manera funcional y temporal de manera exhaustiva, y mostrar los resultados al profesor jefe de prcticas. Implementar la especificacin VHDL de un pipelined multiplier, usando la plantilla proporcionada. El procedimiento es similar a la pregunta 3, excepto que se usa un multiplicador en lugar de un sumador. Notar que el operador "*" retorna una seal cuyo ancho es la suma de los anchos de las seales de entrada. Simular la arquitectura de manera funcional y temporal de manera exhaustiva, y mostrar los resultados al profesor jefe de prcticas.

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Figura 1.- Camino de datos (datapath) para la pregunta 5.

1ra .Experiencia de Laboratorio EE-636-M, UNI-FIEE 2013-II

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Usando las entidades del pipelined adder y pipelined multiplier, implementar la especificacin estructural VHDL del camino de datos mostrado en la Figura 1, usando las plantillas proporcionadas. Simular la arquitectura de manera funcional y temporal de manera exhaustiva, y mostrar los resultados al profesor jefe de prcticas.

Presentar para el Informe Final, por cada grupo de laboratorio: La especificacin final en lenguaje VHDL de todos los circuitos solicitados. Para las preguntas 3, 4 y 5: Cul es la frecuencia mxima de operacin del circuito secuencial? Adjuntar todos los archivos de reporte (extensin rpt) generados por Quartus II, resultado del diseo de cada circuito combinacional/secuencial solicitado, segn cada caso. Para las preguntas 3, 4, y 5: Cul es el valor de setup (tsu) y hold (th) para que el circuito secuencial funcione adecuadamente? Interpretar los resultados obtenidos.

Notas Generales para toda la experiencia Para cada uno de las preguntas, utilizar el dispositivo EP2C20F484C7N de la familia Cyclone II. Un nuevo estado comienza con un flanco de subida de la seal de reloj. Para las preguntas donde involucre circuitos secuenciales, considerar que la duracin del pulso de reloj es de 25 ns y el tiempo de tiempo de simulacin es de 5 s. En cada sesin, el profesor registrar el avance de la experiencia por alumno en una hoja de control. Fecha de Inicio de la Experiencia: A partir del Jueves 12/09/2013. Duracin de la experiencia: 2 sesiones consecutivas a partir del 12/09/2013. Finalizacin de la Experiencia: Jueves 19/09/2013. Fecha de Entrega de Informes Finales: Jueves 26/09/2013 (solo entrega de Informes, NO realizacin de la experiencia). La entrega electrnica de los informes de laboratorio ser va e-mail a la cuenta de correo: cbriceno@uni.edu.pe . El formato de entrega electrnica incluir un archivo zip que contiene todo los diseos completos de cada pregunta, es decir todos los archivos generados por la herramienta Quartus II, ms el informe final en formato Word. Solo un envo por grupo y a la cuenta de correo indicada. Por cada pregunta generar una carpeta diferente. Tambin entregar el informe final en forma impresa. Un informe por grupo, indicando claramente los integrantes (apellidos y nombres). De haber retraso en la entrega de los informes, se le restar puntos en la calificacin final. Todo plagio detectado ser calificado con nota A0 para los miembros del grupo de laboratorio que copiaron, y para los miembros del grupo que se dej copiar. Presentar los informes de laboratorio de acuerdo a la forma indicada en el documento NORMAS PARA LA PRESENTACION DE INFORMES DE LABORATORIO DE SISTEMAS DIGITALES II EE636 M.

Los Profesores Ing. A.F.M.V. Ing. C.A.B.A.

Lima, 09 de Setiembre del 2013

1ra .Experiencia de Laboratorio EE-636-M, UNI-FIEE 2013-II

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