SEP INSTITUTO

DGEST TECNOLGICO DE

SNEST MATAMOROS

DEPARTAMENTO DE INGENIERA ELCTRICA Y ELECTRNICA

DISEO DIGITAL CON VHDL

8:00 a 9:00pm, Lunes, Mircoles, Viernes 7:00 a 9:00 pm, Martes

Practica 2.- Multiplexor y Decodificador

Alumnos: Leonardo Adn Mora Vzquez Jos Fortino Rico San Martn Luis Eduardo Guzmn Puga Julin Vera vila Nm. de control: 11260099 11260110 11260085 11260125

Profesor: Ing. Arturo Rodrguez Casas

H. MATAMOROS, TAM.

13 DE SEPTIEMBRE DE 2013

OBJETIVO Implementar un multiplexor y decodificador utilizando VHDL.

MARCO TERICO MULTIPLEXOR Los multiplexores son circuitos combinacionales con varias entradas y una nica salida de datos, estn dotados de entradas de control capaces de seleccionar una, y slo una, de las entradas de datos para permitir su transmisin desde la entrada seleccionada hacia dicha salida. En el campo de la electrnica el multiplexor se utiliza como dispositivo que puede recibir varias entradas y transmitirlas por un medio de transmisin compartido. Para ello lo que hace es dividir el medio de transmisin en mltiples canales, para que varios nodos puedan comunicarse al mismo tiempo. Una seal que est multiplexada debe demultiplexarse en el otro extremo. Segn la forma en que se realice esta divisin del medio de transmisin, existen varias clases de multiplexacin:

Multiplexacin por divisin de frecuencia Multiplexacin por divisin de tiempo Multiplexacin por divisin de cdigo Multiplexacin por divisin de longitud de onda

Smbolo lgico de un selector/multiplexor de datos de una salida y 4 entradas.

DECODIFICADOR Un decodificador es considerado como el proceso inverso de un codificador, es decir, un traductor de lenguaje de las maquina al lenguaje de la gente. La funcin bsica de un decodificador es detectar la presencia de una determinada combinacin de bits (cdigo) en sus entradas y sealar la presencia de este cdigo mediante un cierto nivel de salida. En su forma ms general, un decodificador posee, lneas de entrada para gestionar n bits, y en una de las 2n lneas de salida indica la presencia de una o ms combinaciones de n bits

El decodificador tiene 4 entradas a la izquierda y tiene a la derecha 10 lneas de salida.

TABLA DE VERDAD DEL DECODIFICADOR

1.- Disee en VHDL un multiplexor de 2 entradas de 4 bits e implemntelo en el kit de desarrollo Basys2.

CODIGO VHDL

library IEEE; use IEEE.std_logic_1164.all; entity mux2_4bits is port( a : in STD_LOGIC_VECTOR(0 to 3); b : in STD_LOGIC_VECTOR(0 to 3); s : in bit; z : out STD_LOGIC_VECTOR(0 to 3) ); end mux2_4bits ; architecture func of mux2_4bits is begin with s select Z <= a when '0', b when others; end func;

2.- Disee un decodificador de 3 a 8 en lenguaje VHDL e implemntelo en el kit de desarrollo Basys2.

CODIGO VHDL

library IEEE; use IEEE.STD_LOGIC_1164.all; entity decod is port ( sw1 : in std_logic_vector( 2 downto 0); Led: out std_logic_vector(7 downto 0));

end decod; architecture decodificador of decod is begin with sw1 select Led<= "00000001" when "000", "00000010" when "001", "00000100" when "010", "00001000" when "011", "00010000" when "100", "00100000" when "101", "01000000" when "110", "10000000" when others;

end decodificador;

OBSERVACIONES Y CONCLUSIONES. Durante la realizacin de la prctica del multiplexor en el equipo surgieron varios inconvenientes, tenamos idea de cmo hacer el cdigo en VHDL mas no de cmo hacerlo funcionar en el kit de desarrollo Basys2, despus de investigar al fin pudimos entender los pasos necesarios para llevar a cabo lo antes mencionado, des pues programamos el Basys2 y la prctica se finaliz correctamente. Para la prctica del decodificador de 3 a 8 yo no surgieron dudas sobre como programarlo pero si sobre el cdigo VHDL, as que entre el equipo desarrollamos el cdigo necesario, despus de varios intentos fallidos al final logramos desarrollar el cdigo, programamos el Basys2 y la practico se finalizo correctamente.