Está en la página 1de 5

Serial Peripheral Interface

De Wikipedia, la enciclopedia libre Saltar a: navegacin, bsqueda El Bus SPI (del ingls Serial Peripheral Interface) es un estndar de comunicaciones, usado principalmente para la transferencia de informacin entre circuitos integrados en equipos electrnicos. El bus de interfaz de perifricos serie o bus SPI es un estndar para controlar casi cualquier dispositivo electrnico digital que acepte un flujo de bits serie regulado por un reloj. Bus SPI: un maestro y un esclavo. Incluye una lnea de reloj, dato entrante, dato saliente y un pin de chip select, que conecta o desconecta la operacin del dispositivo con el que uno desea comunicarse. De esta forma, este estndar permite multiplexar las lneas de reloj. Muchos sistemas digitales tienen perifricos que necesitan existir pero no ser rpidos. La ventajas de un bus serie es que minimiza el nmero de conductores, pines y el tamao del circuito integrado. Esto reduce el coste de fabricar montar y probar la electrnica. Un bus de perifricos serie es la opcin ms flexible cuando se tiene tipos diferentes de perifricos serie. El hardware consiste en seales de reloj, data in, data out y chip select para cada circuito integrado que tiene que ser controlado. Casi cualquier dispositivo digital puede ser SPI bus: un maestro y tres esclavos. controlado con esta combinacin de seales. Los dispositivos se diferencian en un nmero predecible de formas. Unos leen el dato cuando el reloj sube otros cuando el reloj baja. Algunos lo leen en el flanco de subida del reloj y otros en el flanco de bajada. Escribir es casi siempre en la direccin opuesta de la direccin de movimiento del reloj. Algunos dispositivos tienen dos relojes. Uno para capturar o mostrar los datos y el otro para el dispositivo interno.

ndice
[ocultar]

1 Operacin 2 Pros y contras del bus SPI o 2.1 Ventajas o 2.2 Desventajas 3 SPI en ATMEGA8 o 3.1 Byte SPCR o 3.2 Byte SPSR o 3.3 Vase tambin o 3.4 Enlaces externos

Operacin[editar editar fuente]

El SPI es un protocolo sncrono. La sincronizacin y la transmisin de datos se realiza por medio de 4 seales:

SCLK (Clock): Es el pulso que marca la sincronizacin. Con cada pulso de este reloj, se lee o se enva un bit. Tambin llamado TAKT (en Alemn). MOSI (Master Output Slave Input): Salida de datos del Master y entrada de datos al Slave. Tambin llamada SIMO. MISO (Master Input Slave Output): Salida de datos del Slave y entrada al Master. Tambin conocida por SOMI. SS/Select: Para seleccionar un Slave, o para que el Master le diga al Slave que se active. Tambin llamada SSTE.

La Cadena de bits es enviada de manera sncrona con los pulsos del reloj, es decir con cada pulso, el Master enva un bit. Para que empiece la transmisin el Master baja la seal SSTE SS/Select a cero, con esto el Slave se activa y empieza la transmisin, con un pulso de reloj al mismo tiempo que el primer bit es ledo. Ntese que los pulsos de reloj pueden estar programados de manera que la transmisin del bit se realice en 4 modos diferentes, a esto se llama polaridad y fase de la transmisin:

1. Con el flanco de subida sin retraso. 2. Con el flanco de subida con retraso. 3. Con el flanco de bajada sin retraso. 4. Con el flanco de bajada con retraso.

Pros y contras del bus SPI[editar editar fuente]


Ventajas[editar editar fuente]

Comunicacin Full Duplex Mayor velocidad de transmisin que con IC o SMBus Protocolo flexible en que se puede tener un control absoluto sobre los bits transmitidos o No est limitado a la transferencia de bloques de 8 bits o Eleccin del tamao de la trama de bits, de su significado y propsito Su implementacin en hardware es extremadamente simple o Consume menos energa que IC o que SMBus debido que posee menos circuitos (incluyendo las resistencias pull-up) y estos son ms simples o No es necesario arbitraje o mecanismo de respuesta ante fallos o Los dispositivos clientes usan el reloj que enva el servidor, no necesitan por tanto su propio reloj o No es obligatorio implementar un transceptor (emisor y receptor), un dispositivo conectado puede configurarse para que solo enve, slo reciba o ambas cosas a la vez Usa mucho menos terminales en cada chip/conector que una interfaz paralelo equivalente Como mucho una nica seal especfica para cada cliente (seal SS), las dems seales pueden ser compartidas

Desventajas[editar editar fuente]


Consume ms pines de cada chip que IC, incluso en la variante de 3 hilos El direccionamiento se hace mediante lneas especficas (sealizacin fuera de banda) a diferencia de lo que ocurre en IC que se selecciona cada chip mediante una direccin de 7 bits que se enva por las mismas lneas del bus No hay control de flujo por hardware

No hay seal de asentimiento. El servidor podra estar enviando informacin sin que estuviese conectado ningn cliente y no se dara cuenta de nada No permite fcilmente tener varios servidores conectados al bus Slo funciona en las distancias cortas a diferencia de, por ejemplo, RS-232, RS-485, o Bus CAN

SPI en ATMEGA8[editar editar fuente]


El SPI Master(servidor) inicializa el ciclo de comunicacin cuando se coloca en bajo el Selector de Esclavo (SS-Selector Slave)(cliente). Master y Slave(servidor y cliente) preparan los datos a ser enviados en sus respectivos registros de desplazamiento y el Master genera el pulso del reloj en el pin SCK para el intercambio de datos. Los datos son siempre intercambiados desde el Maestro al Esclavo en MasterOut-SlaveIn, MOSI, y desde Esclavo al Maestro en MasterIn-SlaveOut, MISO. Despus de cada paquete de datos el Maestro debe sincronizar el esclavo llevando a 'alto' el selector de Esclavo, SS.

Cuando se configure como Maestro, la interfaz SPI no tendr un control automtico de la lnea SS. Este debe ser manejado por software antes de que la comunicacin pueda empezar, cuando esto es realizado, escribiendo un byte en el registro de la SPI comienza el reloj de la SPI, y el hardware cambia los 8 bits dentro del Esclavo. Despus de cambiar un Byte, el reloj del SPI para, habilitando el fin de la transmisin ( SPIF ). Si la interrupcin del SPI est habilitado (SPIE) en el registro SPCR, una interrupcin es requerida. El Master podra continuar al cambio del siguiente byte escribiendo dentro del SPDR, o sealizar el fin del paquete colocando en alto el Esclavo seleccionado, lnea SS. El ltimo byte llegado se mantendr en el registro Buffer para luego usarse. Cuando lo configuramos como un Esclavo, la interfaz ISP permanecer durmiendo con MISO en tres-estados siempre y cuando el pin SS este deshabilitado. En este estado, por el software se podra actualizar el contenido del registro SPDR, pero los datos no sern desplazados por la llegada del pulso de reloj en el pin SCK hasta que el pin SS no sea habilitado( '0' ). Ser visto como un byte completamente desplazado en el fin de la transmisin cuando SPIF se habilite. Si la interrupcin SPI, SPIE en SPCR, esta habilitada, una interrupcin es solicitada. El Esclavo podra continuar para colocar nuevos datos para ser enviados dentro del SPDR antes de seguir leyendo la data que va llegando. El ltimo byte que entra permanecer en el buffer para luego usarse. (MSTR en SPCR es seteado), el usuario puede determinar la direccin del pin SS. Si SS es configurado como salida, el pin es una salida general la cual no afecta el sistema SPI. Tpicamente , el pin SS ser manejado desde el Esclavo. Si es como entrada, este debe ser enviado a alto para asegurar la operacin SPI del Master.

Byte SPCR[editar editar fuente]


o

Bit 7 - SPIE

Habilitacin de interrupcin en SPI, si el bit SPIF( SPSR ) y el SRGE son habilitados.


o

Bit 6 - SPE

SPI habilitado, debe ser habilitado para cualquier operacin SPI.

Bit 5 - DORD

Orden de datos, si es '1' el lsb sale primero. Si es '0' el MSB sale primero.
o

Bit 4 - MSTR

Selector Master o Esclavo, si es '1' es Master, de lo contrario Esclavo. Si el pin SS es configurado como entrada y es habilitado('0') mientras MSTR est habilitado, MSTR ser deshabilitado, y SPIF( en SPSR) se habilitara.
o

Bit 3 - CPOL

Polaridad del reloj, si es '1' SCK ser activo en alto de lo contrario ser activo en bajo.
o

Bit 2- CPHA

Fase del reloj.


o

Bit 1,0 - SPR1, SPR0

Seleccin de la velocidad del reloj, solo funciona en modo master.

Byte SPSR[editar editar fuente]


o

Bit 7 - SPIF

Bandera de interrupcin del SPI. Cuando una transferencia serial es completada, la bandera SPIF es habilitada. Una interrupcin es generada si SPIE(en SPCR) y SREG estn habilitados. Si SS es una entrada y est en habilitada('0') cuando el SPI est en modo Master, este tambin habilitara la bandera SPIF. SPIF es deshabilitada por hardware cuando es ejecutada la correspondiente interrupcin manualmente.Alternativamente, el bit SPIF es deshabilitado por la primera lectura del registro de estado SPI con SPIF activo.
o

Bit 6 - WCOL

Bandera de colisin de escritura, es habilitado si se produce una escritura durante la transferencia. Es deshabilitado por la primera lectura del registro de estado SPI (SPDR).
o

Bit 0 - SPI2x

Duplicador de velocidad de los bit.


o

Byte SPDR

Es un registro de lectura y escritura usado para la transmisin de datos entre el registro de archivos y el registro de cambio SPI. Pines usados para el SPI
o

SCK

Es el de salida del Master, en el Esclavo es el reloj de entrada para el canal SPI, Cuando el SPI es habilitado como un Esclavo, este pin es configurado como una entrada a pesar de la configuracin de DDB5. Cuando el SPI es habilitado como Master, la direccin de datos de este pin es controlada por DDB5. Cuando el pin es forzado por el SPI a ser una entrada, la pull-up puede ser controlada por el bit PORTB5.