PONTIFICIA UNIVERSIDAD JAVERIANA CALI

Laboratorio 2 Electrnica Digital Unidad Aritmtico Lgica

Monitor: Camilo Neira

18 de septiembre de 2013

1.

R ESUMEN

unidad aritmtica y lgica (ALU) es un circuito combinacional que desarrolla microoperaciones lgicas y aritmticas de dos operandos A y B de n bits. Las operaciones llevadas a cabo por la ALU son controladas por un grupo de entradas de seleccin de funcin.

Na

2.

E QUIPOS NECESARIOS

Software Altera Quartus II version 9.1 web Tarjeta FPGA Cyclone II

3.

O BJETIVOS

Aplicar de forma bsica el algebra de Boole sobre los circuitos combinatorios simples. Aanzar el uso de multplexadores y decodicadores BCD a 7 segmentos. Implementar y simular el diseo obtenido sobre el Software y Hardware correspondiente.

4.

P ROCEDIMIENTO

Se debe disear una ALU de 5 bits (A de 4 bits y B de 5 bits) con 4 entradas de seleccin: S3, S2, S1 y S0. Adicionalmente, algunas funciones son realizadas dependiendo del valor que tome C i n . Las funciones desarrolladas por la ALU se muestran en la siguiente tabla.

Con el n de hacer el diseo ms manejable se divide el problema en mdulos funcionales ( por ejemplo: unidad aritmtica, unidad lgica, unidad de corrimiento a la derecha y unidad de corrimiento a la izquierda) y se multiplexan las salidas de los bloques funcionales. En lugar de disear una ALU de 4 bits como un solo circuito, se implementar primero una ALU de 1 bit (bit-slice) para con base en ella montar el circuito de 4 bits. Tenga en cuenta los siguientes puntos para la elaboracin del laboratorio: 1. Los cuatro selectores del multiplexor debern ser los botnes de la tarjeta teniendo muy presente que dichos botones entregan un valor ALTO (1) cuando no estn siendo presionados. 2. Se debe especicar paso a paso el proceso desarrollado para la obtencin del diseo nal que soluciona el problema, incluir mapas de Karnaugh si es necesario. 3. Implementar el diseo en Quartus II, mostrar una imagen dentro del informe. 4. Realizar simulaciones en Quartus II del diseo nal, en estas simulaciones se deben procurar cubrir todos los posibles casos, para comprobar la validez de la solucin propuesta. 5. El circuito nal debe ser montado en el sistema de desarrollo de la Cyclone II. 6. Los resultados de la ALU debern ser observados en los display 7 segmentos de la tarjeta haciendo uso correcto de los decodicadores.

Incluir resultados de las simulaciones en el informe. El informe de laboratorio debe contener adems de su desarrollo, portada y conclusiones.

5.

O BSERVACIONES

La forma de calicacin se distribuir de la siguiente manera: 20 % Diseo (Incluye plan de prueba y la forma en la que ustedes piensen que puedan mostrar la solucin al problema planteado aprovechando los recursos, en este caso, la tarjeta FPGA). 30 % Comunicacin (Incluye el informe debidamente diligenciado, mostrando un proceso de trabajo para el desarrollo nal y unas conclusiones, adems incluye la forma de sustentacin del programa, la transmisin de la informacin) 50 % Simulacin y Funcionamiento (Programas en Quartus, simulado y quemado en la FPGA). Tenga en cuenta las siguientes recomendaciones: (a) Presente un informe impreso claro y ordenado en donde se consigne el procedimiento, los programas, las demostraciones, las guras, las respuestas, las justicaciones y los resultados obtenidos. Igualmente incluya conclusiones y la literatura consultada. El informe debe seguir la numeracin de la gua. (b) Tenga en cuenta las siguientes recomendaciones generales para el informe: Rotule con un nombre decente todas las entradas y salidas, sean pines o buses. Realice una revisin ortogrca y gramatical del reporte antes de entregarlo. Las faltas ortogrcas, la mala redaccin y los errores gramaticales se toman en cuenta para la calicacin del reporte. Las conclusiones deben ser concretas, especcas y estar soportadas por anlisis y resultados presentados en el reporte. (c) Las guas de laboratorio se desarrollan en tros y el informe se debe escribir siguiendo el formato de DOS COLUMNAS de la IEEE para conferencias IEEE Manuscript template for conference proceedings. El uso del formato IEEE en LATEX es recomendado. (d) Los informes de laboratorio deben ser entregados durante los primeros 5 minutos de la hora del laboratorio, despus de este plazo se calicar el reporte sobre 3.0. Fecha de entrega y sustentacin: Informe 4 de Octubre 7:30 A.M (Se revisar diagrama en quartus, simulacin y el modelo de pruebas en la tarjeta).

B IBLIOGRAFA
By Altera. Tutorial of ALTERA Cyclone II FPGA Starter Board By Altera. Cyclone II FPGA Starter Development Board Reference Manual