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DISEO DE UN CONTADOR DE TRES BITS CON FLIP-FLOP TIPO JK.

William Torres Hernndez1, 2


1

Universidad Tecnolgica de Campeche, Carretera Federal 180 S/N, CP 24381, San Antonio Crdenas, Carmen, Campeche Mxico.

Colegio Nacional de Educacin Profesional Tcnica del estado de Campeche plantel Ciudad del Carmen clave 021 (CONALEP). williantorreshernandez@hotmail.com

Resumen En este trabajo se presenta el diseo de un contador binario de tres bits, se muestra el procedimiento a seguir para el diseo del mismo, este procedimiento puede ser empleado para el diseo de otros contadores ya que la metodologa es la misma y solamente basta con adecuarlo a la necesidad del diseador, se muestra la tabla de excitacin de los Flip-Flops tipo JK y por ultimo el diagrama lgico que resulta de este diseo.

1. INTRODUCCIN En la actualidad el diseo de un contador puede ser abarcado por un Microcontrolador o algn dispositivo FPGA sin embargo comparando costos y siendo una aplicacin sencilla el diseo de estos dispositivos puede ser empleando Flip-Flops que todava se pueden encontrar en forma comercial y a un bajo costo. Un contador es bsicamente un registro que pasa por una sucesin predeterminada de estados. Las compuertas del contador estn conectadas de tal manera que produce la sucesin prescrita de estados binarios [1]. A continuacin se muestra la tabla caracterstica y tabla de excitacin del Flip-Flop tipo JK que describe el funcionamiento de este dispositivo. La tabla 1 muestra la tabla caracterstica del Flip-Flop tipo JK que describe las propiedades lgicas del Flip-Flop en forma tabular y define el siguiente estado Q(t+1), en funcin de las entradas y el estado actual Q(t). La tabla 2 presenta la tabla de excitacin del Flip-Flop tipo JK, esta tabla tiene una columna para el estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay cuatro posibles transiciones del estado actual al siguiente estado, el smbolo X en la tabla representa una condicin de indiferencia, es decir que no importa si la entrada es 1 o 0 [1].

J 0 0 1 1

K 0 1 0 1

Q(t+1) Q(t) 0 1 Q(t)


Sin cambio Restablecer Establecer Complementar

Q(t) 0 0 1 1

Q(t+1) 0 1 0 1

J 0 1 X X

K X X 1 0

Tabla 1. Tabla caracterstica del Flip-Flop tipo JK.

Tabla 2. Tabla de excitacin del Flip-Flop tipo JK.

2. DISEO DEL CONTADOR.

El contador a disear se plantea en la tabla 3, es un contador de tres bits, este contador iniciar en ceros e ira incrementando hasta llegar a siete en binario posteriormente reiniciara su conteo, esto por cada pulso de reloj que se presente en la entrada de reloj de los Flip-Flop, a continuacin se detallan los pasos para este diseo.

Paso 1. Se plantea en forma tabular los estados presentes y estados siguientes para cada FlipFlop y se plantean las combinaciones de entrada para el estado siguiente.

Estado presente Q(t) QC 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QA 0 1 0 1 0 1 0 1

Estado siguiente Q(t+1) QC 0 0 0 1 1 1 1 0 QB 0 1 1 0 0 1 1 0 QA 1 0 1 0 1 0 1 0 JC 0 0 0 1 X X X X C

Entradas de cada Flip Flop B KC X X X X 0 0 0 1 JB 0 1 X X 0 1 X X KB X X 0 1 X X 0 1 JA 1 X 1 X 1 X 1 X A KA X 1 X 1 X 1 X 1

Tabla 3. Tabla de estados para el contador binario de tres bits con Flip-Flop tipo JK.

Se puede apreciar en la tabla el estado presente para cada Flip-Flop y el estado siguiente, as para el estado presente de QC=0 el estado siguiente QC=0 se requiere una combinacin de entrada para JC=0 y KC=X, para el estado presente de QB=0 y el estado siguiente QB=0 se requiere que JB=0 y KB=X, para el estado presente de QA=0 y el estado siguiente QA=1 se requiere que las entradas estn en JA=1 y KA=X, con el apoyo de la tabla 2 se puede continuar para los siguientes estados de los Flip Flop. Paso 2. A continuacin se realiza la simplificacin de las ecuaciones de entrada para cada FlipFlop. Como se muestra a continuacin.

JC=QBQA

KC=QBQA

JB=QA

KB=QA

JA=1

KA=1

Las ecuaciones de estado que resultaron para este diseo son:


JC=KC=QBQA JB=KB=QA JA=KA=1

Paso 3. Se dibuja el diagrama lgico, se recomienda el empleo del C.I. 74LS76 que cuenta con dos Flip-Flop tipo JK, la seal de reloj puede ser generada por un temporizador como el LM555 la frecuencia puede ser ajustada a gusto del diseador, se observa que PR (pone a 1 la salida Q) es activo en bajo y como no se va a emplear se conecta a 5V, la entrada CLR tambin es activo en bajo y se emplea para poner en cero las salidas Q, cuenta con un interruptor que

permite realizar esta funcin. Se puede realizar la simulacin de este circuito en Multisim y comprobar su funcionamiento.

XFG1 VCC 5V

2 ~1PR 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 1Q 15

R1 100 LED1 QC 74LS76D QC U3A

J1

2 ~1PR

74LS08D
1Q 15

Key = A R4 1k

R2 100

4 1 16

1J 1CLK 1K

~1Q ~1CLR 3

14

LED2 74LS76D QB QB

2 ~1PR 4 1 16 1J 1CLK 1K ~1Q ~1CLR 3 14 1Q 15

R3 100 LED3 QA 74LS76D QA

3. Conclusiones Los sistemas digitales en la actualidad son muy empleados y para aplicaciones especficas es necesario realizar el diseo de estos circuitos, el procedimiento de diseo de los circuitos contadores son muy parecidos y empleando la misma lgica se puede extender a contadores de cualquier cantidad de bits.

4. Bibliografa. [1] M. Morris Mano Diseo Digital 3 edicin Pearson. Cap.6 Pg. 217. Mxico 2003. [2] Ronald J. Tooci, Neal S. Widmer, Gregory L. Moss Sistemas Digitales Principios y Aplicaciones 10 edicin Pearson. Mxico 2007. [3] Norman Balabanian, Bradley Carlson Principios de Diseo lgico Digital 1 edicin CECSA. Mxico 2002.