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UNIVERSIDAD DE CONCEPCIN

FACULTAD DE INGENIERA DEPARTAMENTO DE INGENIERA ELCTRICA

Modulador VSC/CSC Basado en FPGA


Roberto Andrs Morales Medina
Alumno de Ingeniera Civil Electrnica robemorales@udec.cl Grupo LCDA

Universidad de Concepcin Facultad de Ingeniera Dpto. Ingeniera Elctrica

Concepcin, Mayo 2013

Roberto A. Morales M. Tel: +56 9 73903042 robemorales@udec.cl

LCDA

Resumen
Introduccin Sincronizador Monofsico Transformacin dq/abc Generacin de Pulsos Resultados Siguientes Etapas

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Roberto A. Morales M. Tel: +56 9 73903042 robemorales@udec.cl

LCDA

Introduccin
Porqu realizar la tarea de modulacin en una FPGA? Sistemas utilizados en el LCDA tienen implementadas la rutinas de sincronizacin, control y modulacin en DSPs Capacidad de cmputo de estas DSPs no permiten realizar control de convertidores a altas frecuencias de conmutacin La modulacin en la FPGA permite disminuir las rutinas realizadas por las DSPs quedando enfocada a tarea de control
Seales
DSP

Ref.

Sincr. & Control

Modulacin

s1,, s6

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LCDA

Introduccin
Porqu realizar la tarea de modulacin en una FPGA? Sistemas utilizados en el LCDA tienen implementadas la rutinas de sincronizacin, control y modulacin en DSPs Capacidad de cmputo de estas DSPs no permiten realizar control de convertidores a altas frecuencias de conmutacin La modulacin en la FPGA permite disminuir las rutinas realizadas por las DSPs quedando enfocada a tarea de control
Seales Seales

Ref.

Sincr. & Control DSP

Sincr. & Modulacin FPGA

s1,, s6

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Introduccin
Qu tareas realizar la FPGA? Sincronizacin a travs de PLL monofsico Generacin de triangular a travs de PLL monofsico (SPWM) Transformacin de moduladoras en ejes dq a abc Generacin de pulsos para VSC Generacin de pulsos para CSC
vsa FPGA

PLL
Sincr.

CSC PWM

s1,, s6

mdq

dq/abc
mabc

VSC PWM

s1,, s6

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Sincronizador Monofsico
La etapa de sincronizacin se basa en un PLL Caractersticas Generacin de seal interna sincronizada con la seal externa muestreada Nmero entero de muestras por periodo de la seal externa muestreada

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Sincronizador Monofsico
Qu ventajas presentan estas caractersticas? Modulacin y control a muy bajas frecuencias de conmutacin Formas de onda de buena calidad

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Sincronizador Monofsico
Ventajas en comparacin a otros mtodos Menor rendimiento computacional Menor frecuencia de muestreo Muestreo variable minimiza distorsin de fase (jittering) Algoritmo robusto para redes altamente contaminadas

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Sincronizador Monofsico
Desventajas en comparacin a otros mtodos Estructura monofsica No apto para redes que presenten fallas severas (fallas de fase o desbalances de voltaje)

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Sincronizador Monofsico
Modelo dinmico Multiplicador y filtro ue(k) = Ue cos(e(k)) , ui(k) = Ui sin(i(k)) u(k) = Ui Ue {sin[e(k) + i(k)] - sin[e(k) - i(k)]} y(k) = - Ui Ue sin[e(k) - i(k)] y(k) = Ui Ue [i(k) - e(k)]

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Sincronizador Monofsico
Filtro de ventana rectangular Relacin entrada-salida y(k) = y(k - 1) + (u(k) - u(k - N)) / N Ganancia unitaria para componentes de u(k) con frecuencia cero Ganancia nula para armnicos 1/(NT), 2/(NT),

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Sincronizador Monofsico
Controlador Relacin entrada-salida c(k) = kp ((z - a) / (z - 1)) T(k) = T(k - 1) + kp y(k) + akp y(k - 1) Parte integral asegura e(k) = i(k)

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Sincronizador Monofsico
Controlador Ecuacin caracterstica de la F. de T. y(z) / e(z) UiUefo (z - a)(zN 1) 1 + l(z) = 1 + kp N (z 1)3zN 1 Root locus para N = 4. Polos estables 0 < kp < kmin, 0 < amin < a < 1

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Sincronizador Monofsico
Restricciones del modelo Anlisis asume variaciones pequeas de frecuencia Transformada Z requiere tiempo de muestreo constante. En este caso el periodo de muestreo es ajustable para lograr un nmero entero de muestras por ciclo de la seal externa Anlisis restringido a variaciones lentas de frecuencia

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Sincronizador Monofsico
Tareas del algoritmo 1) Muestro de seal externa 2) Actualizacin de ndice interno 3) Multiplicacin de seales 4) Aplicacin de FVR

5) Clculo de funcin del controlador 6) Establecer nuevo tiempo de muestreo

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Transformacin dq/abc
Transformada de Park sin k Tdq0_abc(k) = cos k cos k 2 cos k 4 1 2 1 2 1 2

2 sin k 2 3 3
sin k 4

3 3

Sincr.

mdq

dq/abc

mabc

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Transformacin dq/abc
Transformada de Park Para sistemas cuyas componentes abc sumen cero

2 sin k 2 Tdq_abc(k) = 3 3 sin k 4 3


Sincr.

sin k

cos k cos k 2 cos k 4


3 3

mdq

dq/abc

mabc

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Transformacin dq/abc
Transformada de Park Tareas del bloque dq/abc

mabc(k)

2 sin k 2 = 3 3 sin k 4 3

sin k

cos k cos k 2 cos k 4


3 3

mdq(k)

Sincr.

mdq

dq/abc

mabc

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Generacin de Pulsos
Generacin de pulsos para VSC v Modulacin SPWM FPGA Comparacin de moduladoras con triangular CSC s s PLL PWM Generacin de tiempos muertos en la conmutacin de cada pierna es realizada por etapa acondicionadora siguiente (driver)
a s
1,, 6

Sincr.

mdq

dq/abc
mabc

VSC PWM

s1,, s6

vsa

PLL
Sincr.
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VSC PWM
mabc

s1,, s6

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Generacin de Pulsos
Generacin de pulsos para VSC Modulacin SPWM Comparacin de moduladoras con triangular Generacin de tiempos muertos en la conmutacin de cada pierna es realizada por etapa acondicionadora siguiente (driver)

ma

+ + + -

s1 s4 s3 s6 s5 s2

mb

mc

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Generacin de Pulsos
Generacin de pulsos para CSC v FPGA Modulacin SPWM Comparacin de moduladoras con triangular, pero adems CSC s s PLL requiere de etapas adicionales PWM Generacin de superposiciones en la conmutacin de piernas debe implementarse en la FPGA VSC
a s
1,, 6

mdq

Sincr.

dq/abc

mabc vsa

PWM

s1,, s6

PLL
Sincr.
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CSC PWM
mabc

s1,, s6

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Generacin de Pulsos
Generacin de pulsos para CSC Modulacin SPWM Comparacin de moduladoras con triangular, pero adems requiere de etapas adicionales Generacin de superposiciones en la conmutacin de piernas debe implementarse en la FPGA
s1,, s6

mabc

SwPG

ShPG

OvPG

ShPD

Sw&Sh PC
CSC PWM

vsa

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Resultados
PLL

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Resultados
dq/abc

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Resultados
VSC PWM

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Resultados
VSC PWM

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Resultados
VSC PWM

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Resultados
VSC

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Siguientes Etapas
Finalizacin de simulaciones Implementacin del modulador Obtencin de resultados prcticos Confeccin de informe final

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