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DISEO DE CIRCUITOS SECUENCIALES (AUTOMATAS FINITOS) ASINCRONOS De forma similar al diseo de circuitos secuenciales sncronos, a continuacin se enumera, en forma

resumida, los pasos que se deben seguir para el diseo de los circuitos secuenciales (autmatas finitos) asncronos: 1. Construir, partiendo de la descripcin verbal o escrita del problema, una tabla primitiva de estados. 2. Reducir el nmero de estados de la tabla. 3. Seleccionar una asignacin de cdigo de estado libre de carreras crticas, agregando estados auxiliares si fuera necesario. 4. Construir la tabla de transiciones. 5. Construir los mapas de excitacin y determinar la realizacin libre de riesgos en las ecuaciones de excitacin. 6. Dibujar el diagrama lgico. 7. Verificar la existencia de posibles riesgos esenciales; en su caso asegurar que los tiempos mnimos de excitacin y realimentacin sean ms largos que los retrasos en la lgica de entrada. 1. Diseo de la tabla primitiva de estados en modo fundamental De manera similar al diseo de circuitos secuenciales sncronos, a cada posible estado del sistema le asignamos un significado concreto relacionado con el problema. Sin embargo, por tratarse ahora de un sistema realimentado, es ms fcil entrar en confusin, por lo que se recomienda conformar inicialmente una tabla primitiva de estados, cuya caracterstica principal consiste en: 1.1. Por cada fila de la tabla solo se permitir un solo estado estable, de manera que la salida solo puede ser descrita en funcin del estado. 1.2. Solo se permite, el cambio de una sola variable de entrada por vez, concedindole el tiempo suficiente para que alcance un nuevo estado estable antes de producirse un nuevo cambio de las variables de entrada. 1.3. La tabla primitiva de estados por lo general tendr estados extras que posteriormente podrn ser reducidos. Para ilustrar mejor los pasos del procedimiento de diseo, resolvamos el siguiente problema:
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Disear un circuito secuencial asncrono realimentado que tiene dos lneas de entrada P(pulso) y R(reinicio) y una sola salida Z que normalmente se encuentra en el nivel lgico 0. La salida cambiar al nivel lgico 1 cuando ocurra la transicin de 0 a 1 en la lnea de entrada P y se reinicia a 0 cuando sobre la lnea de entrada R se tiene el nivel lgico 1. El problema expresado mediante un diagrama de tiempos: P R Z

1. Tabla primitiva de estados partiendo de la descripcin verbal o escrita del problema:

Significado Estado inicial Reinicio sin pulso Captura de pulso Reinicio con pulso Bajada del pulso sal.1 Fin reinicio

PR E A B C D E F

00 A A E X E A

01 B B X B B X

11 X D D D X D

10 C X C F C F

Z 0 0 1 0 1 0

2. Reduccin del nmero de estados de la tabla Los criterios y mtodos que se utilizan son exactamente los mismos que los que se utilizaron en el diseo de circuitos secuenciales sncronos, por tanto decimos que: Dos estados son equivalentes si: 2.1. Todos sus estados siguientes tienen salidas iguales; 2.2. Si los estados siguientes son diferentes, estos tambin debern conducir a estados equivalentes. Consecuentemente tendremos:

B C D E F

X CF X CF A

X X B

X X C

X D

X E

(AB) (BDF); como ya establecimos que A y B son equivalentes, para la validez de esta equivalencia, como A y D no son equivalentes, por la equivalencia anterior B deja de ser equivalente con D; mediante un razonamiento similar podemos afirmar lo mismo respecto a B y F, por lo tanto, de la relacin de equivalencia se debe eliminar B, quedando solamente (DF). (CE) Finalmente, les asociamos la siguiente nueva asignacin: Los estados A y B se fusionan en el nuevo estado a. Los estados C y E se fusionan en el nuevo estado b. Los estados D y F se fusionan en el nuevo estado c. La tabla de estados reducida ser: PR E a b c 00 a b a 01 a a a 11 c c c 10 b b c Z 0 1 0

3. Seleccin y asignacin de cdigos de estado libres de carreras crticas El objetivo es asignar a cada estado una combinacin de variables internas de manera tal que solo cambie una variable entre estados adyacentes. Una manera de determinar las posibles adyacencias es mediante los diagramas de estado, que nos muestran las posibles adyacencias para la codificacin correspondiente: a b

Como podemos observar, para diferenciar los cambios de estado con el cambio de un solo bit, ser necesario incluir un estado intermedio transitorio (c), por ejemplo entre los estados b y c, con lo que el nuevo diagrama de estados quedar de la siguiente forma:
00 01

c 10

11

La nueva tabla de estados/salidas quedar: PR E a b c c 00 a b X a 01 a a X a 11 c c c c 10 b b X c Z 0 1 X 0

A continuacin se muestra la correspondiente tabla de estados codificada:

PR Y1Y2 00 01 11 10

00 00 01 X 00

01 00 00 X 00

11 10 11 10 10

10 01 01 X 10

Z 0 1 X 0

4. Construccin de la tabla de transiciones Para la construccin de la tabla de transiciones se procede de manera similar a los circuitos secuenciales sncronos, es decir que si la realizacin de las funciones de excitacin sern realizadas mediante lgica combinacional realimentada, directamente la tabla de estados codificada se constituye en la tabla de transiciones; sin embargo, si se va a utilizar algn dispositivo de memoria, este tambin debe ser asncrono, como por ejemplo el flip flop SR, en cuyo caso, la tabla de transiciones se dar en funcin a la ecuacin caracterstica correspondiente: 10 Q*=S +RQ 0X 0 01 5. Construccin de los mapas de Karnaugh y realizacin de las ecuaciones de excitacin libre de riesgos De las tablas de transicin libre de carreras, mediante la utilizacin del mtodo de Karnaugh, obtenemos las funciones lgicas con las que se implementarn los circuitos lgicos realimentados o en su caso los circuitos de excitacin para las entradas de los flip flop con los que se realizar el circuito correspondiente.
Y1* P Y2* P

X0

Y2

0 0 x 0
*

0 0 x 0
R

1 1 1 1

0 0 x 1

Y1 Y2

0 1 x 0

0 0 x 0
R

0 1 0 0

1 1 x 0

Y1

Y1 = P R + P Y1 = P R PY1

Y2* = Y2R +Y1 Y2 P +Y1 PR = = Y2R Y1 Y2 P Y1 PR Z = Y2

Dibujar el diagrama lgico


P R Y1

Y2

6. Verificacin de la existencia de posibles riesgos esenciales; asegurando, en su caso, que los tiempos mnimos de excitacin y realimentacin sean ms largos que los retrasos en la lgica de entrada. Para que un circuito en modo fundamental trabaje en forma apropiada debe satisfacer los siguientes cinco requisitos: 7.1. Las variables de entrada solo deben cambiar una por vez, debiendo existir un tiempo mnimo entre cambios sucesivos. 7.2. El tiempo mximo de propagacin a travs del circuito de la lgica de excitacin y rutas de realimentacin, debe ser menor que el tiempo entre cambios sucesivos de variables de entrada. 7.3. La asignacin de variables de estado (en las tablas de transicin) debe estar libre de carreras crticas. 7.4. El circuito lgico de excitacin debe estar libre de riesgos esenciales. 7.5. Los tiempos de propagacin mnimos a travs del circuito lgico de excitacin y rutas de realimentacin, deben ser mayores que los retardos mximos de las variables de entrada a travs del circuito lgico de excitacin.