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Diseo y Simulacin Electrnica

0. Tema: Polarizacin de transistores BJT y FET


En este tema se repasar el anlisis en continua de los transistores BJT y FET. Para ello, se realizarn los ejercicios de examen de la asignatura Electrnica Analgica correspondientes a los cursos 2005/2006 y 2006/2007.

0.1. EA (2007-09-10)
Calcular el punto de trabajo de cada uno de los transistores del siguiente circuito. T1 T4 = 100 VBE,ON = VBE,SAT = 0.7v VCE,SAT = 0.2v T2 |IDS| = 10mA |VP| = 6v T3 |K| = 0.15mA/V2 |VT| = 10v

3k 150k T1 20 V 3k 5k

1k 500 T2 1.33M 20k T3

5k T4

3k

-20 V

SOLUCIN T1 es un BJT de tipo NPN

20 5 = 0.64v 150 + 5 Vth = 0.64v < 0.7v = VBE ,ON Vth = T 1 CORTADO I C1 = 0 I1 = I 2 + I C1 I 1 = I 2

Diseo y Simulacin Electrnica

I G 2 = 0 VG 2 =

20 = 10v 2

T2 es un JFET de canal n Suponemos T2 en SATURACIN I D2 VGS 2 = I DS 2 1 V T2


2

VG 2 VGS 2 20 I D 2 ( 20 ) = 0 10 VGS 2 20 I D 2 + 20 = 0 VGS 2 = 30 20 I D 2 30 20 I D 2 I D 2 = 10 1 6 10 2 I D 2 = ( 36 20 I D 2 ) 36 2 111I D 2 401I D 2 + 360 = 0 I D 2 = 1.93mA VGS 2 = 8.6v T 2 CORTADO Niega la hiptesis inicial I D 2 = 1.67 mA VGS 2 = 3.4v T 2 SATURADO Confirma la hiptesis inicial VDS 2 ? Malla de salida
2

VGS 2 ? Malla de entrada

20 1I D 2 VDS 2 20 I D 2 ( 20 ) = 0 VDS 2 = 40 11.67 20 1.67 = 4.9v Comprobamos que T2 est en saturacin VGS 2 + VDS 2 > VT 3.4 + 4.9 > 6

Diseo y Simulacin Electrnica

I G 3 = 0 VGS 3 = VD 2 = 18.3v VD 2 = 20 1I D 2 = 20 1 1.67 T3 es un MOSFET de enriquecimiento de canal n

Suponemos T3 en SATURACIN 2 I D 3 = K 3 (VGS 3 VT 3 ) I D 3 = 0.15 (18.3 10) I D 3 = 10.4mA VDS 3 ? Malla de salida I ? T 4
2

I = I D3 + I B 4 T4 es un BJT de tipo NPN I E 4 = I B4 + IC 4 Suponemos T4 en ACTIVA VBE 4 = VBE 4,ON

I C 4 = I B 4 I E 4 = I B 4 + I B 4 = (1 + ) I B 4

I C 4 ? I B 4 ? Malla indicada con lnea discontinua 20 0.5 ( I D 3 + I B 4 ) VBE 4,ON 3 (1 + ) I B 4 = 0 20 0.5 (10.4 + I B 4 ) 0.7 3 (1 + 100) I B 4 = 0 I B 4 = 46 A I C 4 = I B 4 = 100 0.046 = 4.6mA 20 0.5I VBE 4,ON 3I E 4 = 0

Diseo y Simulacin Electrnica VCE 4 ? Malla de salida 20 5 I C 4 VCE 4 3 ( I B 4 + I C 4 ) = 0 20 5 I C 4 VCE 4 3I E 4 = 0

20 5 4.6 VCE 4 3 ( 0.046 + 4.6 ) = 0 VCE 4 = 16.94v < 0.2v = VCE 4,SAT T 4 no est en activa Nueva suposicin: T4 est SATURADO VBE 4 = VBE 4,SAT VCE 4 = VCE 4, SAT Malla de entrada 20 0.5 ( I D 3 + I B 4 ) VBE 4,SAT 3 ( I B 4 + I C 4 ) = 0 Malla de salida 20 5 I C 4 VCE 4,SAT 3 ( I B 4 + I C 4 ) = 0 20 5 I C 4 0.2 3 ( I B 4 + I C 4 ) = 0 I B 4 = 2.8mA I C 4 = 1.4mA Comprobamos que T4 est en saturacin IC < I B 1.4 < 100 2.8 Volvemos al transistor T3 para calcular su VDS3 VDS 3 ? Malla de salida 20 0.5 ( I D 3 + I B 4 ) VDS 3 = 0 VDS 3 = 13.4v Comprobamos que T3 est en saturacin VGS 3 VDS 3 < VT 18.3 13.4 < 10 20 0.5 I VDS 3 = 0 20 0.5 (10.4 + I B 4 ) 0.7 3 ( I B 4 + I C 4 ) = 0

20 0.5 (10.4 + 2.8) VDS 3 = 0

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0.2. EA (2007-05-29)
Calcular el punto de trabajo de cada uno de los transistores del siguiente circuito.

T1: VCE,sat = 0,2 v VBE,sat = 0,8 v VBE,on = 0,7 T2: | IDS | = 7 mA | VP | = 5 v T3: | K | = 0.75 mA/V2 | VT | = 7 v T4: | IDS | = 10 mA | VP | = 6 v

SOLUCIN

Vth =

20 20 = 13.3v 20 + 10 20 10 Rth = = 6.6 K 20 + 10

T1 es un BJT de tipo NPN I E1 = I B1 + I C1

Diseo y Simulacin Electrnica Suponemos que T1 en ACTIVA VBE1 = VBE1,ON

I C1 = I B1 I E1 = I B1 + I B1 = (1 + ) I B1 13.3 6.6 I B1 VBE1,ON 5 I E1 ( 20 ) = 0 I C1 ? I B1 ? Malla de entrada

13.3 6.6 I B1 0.7 5 (1 + 100 ) I B1 ( 20 ) = 0 I B1 = 11.7 A I C1 = I B1 = 100 0.0117 = 1.17 mA VCE1 ? Malla de salida VC1 ? T 2 VC1 = VS 2 3I C1 I D 2 = I C1 = 1.17mA T2 es un JFET de canal n Suponemos T2 en saturacin I D2 VGS 2 = I DS 2 1 V T2
2 2

V 1.17 = 7 1 GS 2 5 7 2 1.17 = ( 5 + VGS 2 ) 25

VGS 2 + 101VGS 2 + 20.8 = 0 VGS 2 = 3v T 2 ASETUTA Hasierako sup osaketa baieztatzen du VGS 2 = 7v T 2 MOZTUTA Hasierako sup osaketa ezeztatzen du

Volvemos al transistor T1 para calcular su VCE1 VCE1 ? Irteerako sarea

( VGS 2 ) 3I C1 VCE1 5 ( I B1 + I C1 ) ( 20) = 0 3 3 1.17 VCE1 5 ( 0.0117 + 1.17 ) + 20 = 0


VCE1 = 13.64v > 0.2v = VCE1, SAT Suposaketa zuzena

VS 2 3I C1 VCE1 5 I E1 ( 20) = 0

Diseo y Simulacin Electrnica

Volvemos al transistor T2 para calcular su VDS2 VDS 2 ? Malla de salida 20 1I1 VDS 2 VS 2 = 0 I1 ? Malla indicada con lnea discontinua 20 I1 3I 2 = 0 20 I1 3 ( I1 I D 2 ) = 0 I1 = 5.87mA 20 1 5.87 VDS 2 3 = 0 VDS 2 = 11.1v Comprobamos que T2 est en saturacin VGS 2 + VDS 2 > VT 3 + 11.1 > 5 I G 3 = 0 I1 = I D 2 + I 2

20 I1 3 ( I1 1.17 ) = 0

T3 es un MOSFET de enriquicimiento de canal n Suponemos T3 en SATURACIN 2 I D 3 = K 3 (VGS 3 VT 3 ) I D 3 ? eta VGS 3 ? T 4 I D3 = I D 4

T4 es un MOSFET de empobrecimiento de canal n y est saturado en modo acumulacin I D4 VGS 4 = I DS 4 1 V T4


2 2

2 I D 4 = 10 1 6 I D 4 = 17.7 mA

Volvemos al transistor T3 para calcular su VGS3

Diseo y Simulacin Electrnica I D 3 = K 3 (VGS 3 VT 3 )


2 2 2

17.7 = 0.75 (VGS 3 7 )

VGS 3 14VGS 3 + 25.4 = 0 VGS 3 = 11.8v T 3 ASETUTA Hasierako sup osaketa baieztatzen du VGS 3 = 2.1v T 3 MOZTUTA Hasierako sup osaketa ezeztatzen du VS 3 = VG 3 VGS 3

VG 3 = 3I 2 = 3 ( I1 I D 2 ) = 3 ( 5.87 1.17 ) = 14.1v VS 3 = 14.1 11.8 = 2.3v VDS 3 ? Malla de salida 20 0.5 I D 3 VDS 3 VS 3 = 0 20 0.5 17.7 VDS 3 2.3 = 0 VDS 3 = 8.85v Comprobamos que T3 est en saturacin VGS 3 VDS 3 < VT 11.8 8.85 < 7 Volvemos al transistor T4 para calcular su VDS4 VDS 4 ? Irteerako sarea VS 3 0.5 I D 4 VDS 4 ( 20 ) = 0 2.3 0.5 17.7 VDS 4 + 20 = 0 VDS 4 = 13.45v Comprobamos que T4 est en saturacin VGS 4 VDS 4 < VT 2 13.45 < 6

Diseo y Simulacin Electrnica

0.3. EA (2006-09-04)
Calcular el punto de trabajo de cada uno de los transistores del siguiente circuito.

T1: |K| = 0.25 mA/V2 | VT | = 8 v T2: = 150 VCE,sat = 0,2 v VBE,sat = 0,8 v VBE,on = 0,7 v T3: | IDS | = 24 mA | VP | = 4 v T4: = 300 VEB,on = 0,7 v (despreciar IB)

SOLUCIN

24 6 = 6v 18 + 6 Rth ? No hace falta ( I G1 = 0) Vth =

VGS 1 = 6v T 1 CORTADO

T2 es un BJT de tipo NPN I E 2 = I B2 + IC 2 Suponemos T2 en ACTIVA

Diseo y Simulacin Electrnica VBE 2 = VBE 2,ON

I C 2 = I B 2 I E 2 = I B 2 + I B 2 = (1 + ) I B 2 I C 2 ? I B 2 ? Malla de entrada 12 100 I B 2 VBE 2,ON = 0 12 150 I B 2 0.7 = 0 I B 2 = 75.3A I C 2 = I B 2 = 150 0.0753 = 11.3mA VCE 4 ? Malla de salida VCE 2 = 3I 2 I1 ? Malla indicada con lnea discontinua 10 6 I1 3I 2 = 0 10 6 ( I C 2 + I 2 ) 3I 2 = 0 I 2 = 6.42mA VCE 2 = 3I 2 = 3 ( 6.42 ) = 19.3 VCE 2 = 19.3v < 0.2v = VCE 2,SAT T 2 no est en activa Nueva suposicin: T2 en SATURACIN VBE 2 = VBE 2,SAT VCE 2 = VCE 2,SAT I B 2 ? Malla de entrada 12 150 I B 2 VBE 2,SAT = 0 12 150 I B 2 0.8 = 0 I B 2 = 74.6 A I C 2 ? I1 = I C 2 + I 2 I1 ? 10 6 I1 VCE 4 = 0 10 6 I1 VCE 2,SAT = 0 10 6 I1 0.2 = 0 I1 = 1.63mA I G 3 = 0 I1 = I C 2 + I 2

10 6 (11.3 + I 2 ) 3I 2 = 0

10

Diseo y Simulacin Electrnica I 2 ? VCE 4 = 3I 2 VCE 2,SAT = 3I 2 0.2 = 3I 2 I 2 = 66.6 A I C 2 = I1 I 2 = 1.63 0.0666 = 1.56mA Comprobamos que T2 est en saturacin IC 2 < I B2 1.56 < 150 0.0746 T3 es un MOSFET de empobrecimiento de canal p Suponemos T3 en SATURACIN VGS 3 I D 3 = I DS 3 1 V T3 I D 3 ? eta VGS 3 ? T 4 I D3 = IC 4
2

Vth =

8 1.7 = 1.7v 6.3 + 1.7

Rth no hace falta ( I B 4 despreciable)


T4 es un BJT de tipo PNP I E 4 = I B4 + IC 4 IC4 Suponemos T4 en ACTIVA VEB 4 = VEB 4,ON

( 1.7 ) + VEB 4,ON + 0.5I E 4 = 0 ( 1.7 ) + VEB 4,ON + 0.5I C 4 = 0 ( 1.7 ) + 0.7 + 0.5I C 4 = 0
I C 4 = 2mA = I D 3 Volvemos al transistor T3 para calcular su VGS3

I C 4 ? Malla de entrada

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Diseo y Simulacin Electrnica V 2 = 24 1 GS 3 4 24 2 2= ( 4 VGS 3 ) 16 2 VGS 3 8VGS 3 + 14.6 = 0 VGS 3 = 5.1v T 3 MOZTUTA Niega la sup osicin inicial VGS 3 = 2.8v T 3 ASETUTA Confirma la sup osicin inicial
2

( 20) + 4 I D 3 VDS 3 VS 3 = 0 ( 20) + 4 I D3 VDS 3 (VC 2 VGS 3 ) = 0 ( 20) + 4 2 VDS 3 ( 0.2 2.8) = 0
VDS 3 = 9.4v Comprobamos que T3 est saturado en modo deplexin VGS 3 + VDS 3 > VT 2.8 + 9.4 > 4 Volvemos al transistor T4 para calcular su VEC4 VEC 4 ? Malla de salida

VDS 3 ? Malla de salida

(VC 2 VGS 3 ) + VEC 4 + 0.5 I C 4 = 0 ( 0.2 2.8) + VEC 4 + 0.5 2 = 0


VEC 4 = 1.6v > 0.2v = VEC 4,SAT Suposicin correcta

VS 3 + VEC 4 + 0.5 I E 4 = 0

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