2

74LS04

U9A

U8A

74LS04
2

U10A

74LS04

a2

a1

1
U11A

74LS04

a0

1
U12A

74LS04

U13A

b2

b1

b0

74LS04
U22A
1
3
2
U23A
1
2
U24A
1

1
CD4077B
3

U26A

8
CD4077B
3

CD4073B

2
CD4077B
U32A
1
Termino1
3
Name Termino2 U27A
1

CD4081B

U14A
1
9 Termino42
8

2
8
Termino2 U29A
2
Termino3
3

CD4073B

CD4075B

1 Termino5
4
5
CD4082B
U31A
1
3
2
U28A
1

U21A

CD4081B
2
8
U30A
2
3

1
2
8

CD4073B

CD4075B

1
4
5
CD4082B

Figura 1: Circuito comparador de dos nmeros de tres bits A( a2, a1, a0) y B(b2, b1, b0)
__________

_________

Donde Termino1 = a 2 b2 ; Termino2= a 2 b2 ; Termino3= a1 b1 ; Termino4= a1b1 a 2 b2 ; Termino5 = a0b0 (a2 b2 )(a1 b1 )

Figura 2: Cronograma de 0s a 16s

Figura 3: Cronograma de 16s a 32s

74LS04

U9A

U8A

74LS04
2

U10A

74LS04

a2

a1

1
U11A

74LS04

a0

1
U12A

74LS04

U13A

b2

b1

b0

74LS04
U22A
1
3
2
U23A
1
2
U24A
1

1
CD4077B
3

U26A

8
CD4073B

CD4077B
3

2
U33A

CD4077B
U32A

3
3

2
1
2
1

U17A
CD4081B
3

2
Termino2 U27A
1

U14A
CD4081B
1
9 Termino42
8

U18A
CD4081B
3

CD4073B

CD4075B

2
CD4081B
U15A
1

Termino2 U29A
2
Termino3
3
1 Termino5

3
2
1

4
5

U16A
CD4081B
3

CD4082B

2
CD4081B
U31A
1
3
2
U28A
1

U21A

CD4081B
2
8
U30A
2
3

9
CD4073B

1
2
8

CD4075B

1
4
5
CD4082B

Figura 4: Circuito con retardos corregidos (aadiendo puertas en los caminos con menor retardo de propagacin) para la seal de salida N

Figura 5: Cronograma de 0s a 16s

Figura 6: Cronograma de 16s a 32s

Los siguientes resultados se han obtenido con el programa

Boole-Deusto
Tabla de Verdad

a2 a1 a0 b2 b1 b0 M N P
0
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1
1
1
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0
0
1
1
1
1

a2 a1 a0 b2 b1 b0 M N P
1
1
1
1
1
1
1
1
1
1
1
1
1
1
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1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

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1
1
1
1
1
1
1
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1
1
1
1
1
1
1

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1
1
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1
1
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0
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1
1
1
1

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1
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1
1
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1
1
0
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1
1
0
0
1
1
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0
1
1
0
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1
1
0
0
1
1

0
1
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1
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1
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1
0
1
0
1
0
1
0
1

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0
1
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0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1

1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
0

0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0

Mapas de Karnaugh

Figura 7: Mapa de Karnaugh para M

Figura 8: Mapa de Karnaugh para N

Figura 9: Mapa de Karnaugh para P

Circuitos segn estos valores.

Estos circuitos corresponden a puertas ideales, es decir, que no presentan ningn retardo
de propagacin. Eso supone que el cronograma que se presenta a continuacin

corresponde a un cronograma puramente lgico

74LS04

U15A

U56A

74LS04
2

U55A

74LS04

a2

a1

1
U36A

74LS04

a0

1
U37A

74LS04

U10A

b2

b1

b0

74LS04
1
2
3

U47
7

4
5
6
1 AND6
2
U48
3
7
4
5
6
1 AND6
2
U49
3
7
4
5
6
1 AND6
2
U50
3
7
4
5
6
1 AND6
2
U51
3

1
2
3
4

5
6
7
8

4
5
6
1 AND6
2
U52
3
7
4
5
6
1 AND6
2
U53
3
7
4
5
6
1 AND6
2
U54
3
7
4
5
6

U46

AND6

Figura 10: Circuito correspondiente a la variable de salida M

OR8

74LS04

a0

a1

a2

U12A

U11A

74LS04

74LS04

U13A

b2

b1

b0

1
2

U16
5

3
4
1 AND4 U17
2
5
3
4
1 AND4 U18
2
5
3
4
1 AND4 U19
2
5
3
4

AND4 U20

1
2
3

1
2
3
4
5
6
7

U24
8
OR7

4
AND3 U23

1
2
3

4
AND3 U22

1
3
2
AND2

Figura 11: Circuito correspondiente a la variable de salida N

a2

74LS04

U26A

U27A

74LS04

74LS04

U25A

a1

a0

b2

b1

b0

1
2

U28
5

3
4
1 AND4 U29
2
5
3
4
1 AND4 U30
2
5
3
4
1 AND4 U31
2
5
3
4

AND4 U32

1
2
3

1
2
3
4
5
6
7

U35
8
OR7

4
AND3 U33

1
2
3

4
AND3 U34

1
3
2
AND2

Figura 12: Circuito correspondiente a la variable de salida P

Figura 13: Cronograma lgico de 0s a 16s

Figura 14: Cronograma lgico Cronograma de 16s a 32s

Figura 15: Cronograma comparando las salidas del circuito lgico (Sal_M, Sal_N y Sal_P) con las del circuito con fenmenos aleatorios corregidos (Sal_M2, Sal_N2 y
Sal_P2)