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1.

Celdas Diseadas
A continuacin se listarn las vistas esquemticas, de layout y las caractersticas calculadas de las celdas que integran la librera diseada.

1.1. BUF1
1.1.1. Caractersticas de la celda
Descripcin: Buffer no Inversor Smbolo Lgico:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 1

Out 0 1

Pin A

C (fF) 6,953

1.1.2. Esquemtico

1.1.3. Layout

1.1.4. Grfica de salida


Relacin Entrada Salida:

1.2. BUF4
1.2.1. Caractersticas de la celda
Descripcin: 4X Buffer no Inversor Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 1

Out 0 1

Pin A

C (fF) 6,953

1.2.2. Esquemtico

1.2.3. Layout

1.2.4. Grfica de salida


Relacin Entrada Salida:

1.3. BUFI4
1.3.1. Caractersticas de la celda
Descripcin: 4X Buffer Inversor. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Clk 1 0

Data X X 0 1

Q(t+1) Q(t) Q(t) 0 1

QB(t+1) QB(t) QB(t) 1 0

Pin Clk Data

C (fF) 6,953 6,953

1.3.2. Esquemtico

1.3.3. Layout

1.3.4. Grfica de salida


Relacin Entrada Salida:

1.4. BUFZ
1.4.1. Caractersticas de la celda
Descripcin: Buffer Tri Estado. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad OEB 1 0 0 A X 0 1 Out X 0 1 A 6,953 Capacidades

Pin

C (fF)

1.4.2. Esquemtico

1.4.3. Layout

1.4.4. Grfica de salida


Relacin Entrada Salida:

1.5. DFF_S
1.5.1. Caractersticas de la celda
Descripcin: D Flip Flop. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Clk 1 0

Data X X 0 1

Q(t+1) Q(t) Q(t) 0 1

QB(t+1) QB(t) QB(t) 1 0

Pin Clk Data

C (fF) 6,953 6,953

1.5.2. Esquemtico

1.5.3. Layout

1.5.4. Grfica de salida


Relacin Entrada Salida:

1.6. DFFC_S
1.6.1. Caractersticas de la celda
Descripcin: D Flip Flop con Clear Asncrono. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Clk ClB X 1 0 0 1 1 1 1

Data X X X 0 1

Q(t+1) 0 Q(t) Q(t) 0 1

QB(t+1) 1 QB(t) QB(t) 1 0

Pin Clk ClB Data

C (fF) 6,953 13,095 6,953

1.6.2. Esquemtico

1.6.3. Layout

1.6.4. Grfica de salida


Relacin Entrada Salida:

1.7. DFFP_S
1.7.1. Caractersticas de la celda
Descripcin: D Flip Flop con Preset. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Clk PrB Data Q(t+1) QB(t+1) X 1 0 0 1 1 1 1 X X X 0 1 1 Q(t) Q(t) 0 1 0 QB(t) QB(t) 1 0

Pin Clk PrB Data

C (fF) 6,953 13,905 6,953

1.7.2. Esquemtico

1.7.3. Layout

1.7.4. Grfica de salida


Relacin Entrada Salida:

1.8. DFFPC_S
1.8.1. Caractersticas de la celda
Descripcin: D Flip Flop con Clear Asncrono y Preset. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Clk PrB ClB Data Q(t+1) QB(t+1) X X X X 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 1 X X X X X X 0 1 1 0 1 ? Q(t) Q(t) 0 1 0 1 1 ? QB(t) QB(t) 1 0

Pin Clk PrB ClB Data

C (fF) 6.953 13,905 13,905 6.953

1.8.2. Esquemtico

1.8.3. Layout

1.8.4. Grfica de salida


Relacin Entrada Salida:

1.9. INV
1.9.1. Caractersticas de la celda
Descripcin: Inversor Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A Out 0 1 1 0

Pin C (fF) A 6,953

1.9.2. Esquemtico

1.9.3. Layout

1.9.4. Grfica de salida


Relacin Entrada Salida:

1.10. INVZ
1.10.1.

Caractersticas de la celda

Descripcin: Inversor Tri Estado. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

OEB A Out 1 0 0 X 0 1 Z 1 0

Pin

C (fF)

OEB 13,905 A 13,905

1.10.2.

Esquemtico

1.10.3.

Layout

1.10.4.

Grfica de salida

Relacin Entrada Salida:

1.11. LATC
1.11.1.

Caractersticas de la celda

Descripcin: Latch con Clear. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

GB ClB Data Q(t+1) QB(t+1) X 0 0 1 0 1 1 1 X 0 1 X 0 0 1 Q(t) 1 1 0 QB(t)

Pin GB ClB Data

C (fF) 6,953 6,953 6,953

1.11.2.

Esquemtico

1.11.3.

Layout

1.11.4.

Grfica de salida

Relacin Entrada Salida:

1.12. LATP
1.12.1.

Caractersticas de la celda

Descripcin: Latch con Preset. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

GB PrB Data Q(t+1) QB(t+1) X 0 0 1 0 1 1 1 X 0 1 X 1 0 1 Q(t) 0 1 0 QB(t)

Pin GB PrB Data

C (fF) 6,953 6,953 6,953

1.12.2.

Esquemtico

1.12.3.

Layout

1.12.4.

Grfica de salida

Relacin Entrada Salida:

1.13. LATPC
1.13.1.

Caractersticas de la celda

Descripcin: Latch con Preset y Clear. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

GB PrB ClB Data Q(t+1) QB(t+1) X X 1 0 0 1 0 1 1 1 1 X 0 1 1 1 1 X X 0 1 X 1 0 ? 0 1 Q(t) 0 1 ? 1 0 QB(t)

Pin GB PrB ClB Data

C (fF) 6,953 6,953 6,953 6,953

1.13.2.

Esquemtico

1.13.3.

Layout

1.13.4.

Grfica de salida

Relacin Entrada Salida:

1.14. MUX2
1.14.1.

Caractersticas de la celda

Descripcin: Multiplexor de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

Sel 0 1

Out B A

Pin C (fF) A B 6.953 6.953

Sel 13,905

1.14.2.

Esquemtico

1.14.3.

Layout

1.14.4.

Grfica de salida

Relacin Entrada Salida:

1.15. NAND2
1.15.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X 1

B X 0 1

Out 1 1 0

Pin A B

C (fF) 6.953 6.953

1.15.2.

Esquemtico

1.15.3.

Layout

1.15.4.

Grfica de salida

Relacin Entrada Salida:

1.16. NAND2C
1.16.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 2 entradas con salida complementaria. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X 1

B X 0 1

Out1 1 1 0

Out2 0 0 1

Pin A B

C (fF) 6.953 6.953

1.16.2.

Esquemtico

1.16.3.

Layout

1.16.4.

Grfica de salida

Relacin Entrada Salida:

1.17. NAND3
1.17.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 3 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A X X 0 1

B X 0 X 1

C 0 X X 1

Out 1 1 1 0

Pin A B C

C (fF) 6,53 6,953 6,953

1.17.2.

Esquemtico

1.17.3.

Layout

1.17.4.

Grfica de salida

Relacin Entrada Salida:

1.18. NAND3C
1.18.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 3 entradas con salida complementaria. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A X X 0 1

B X 0 X 1

C 0 X X 1

Out1 Out2 1 1 1 0 0 0 0 1

Pin A B C

C (fF) 6,953 6,953 6,953

1.18.2.

Esquemtico

1.18.3.

Layout

1.18.4.

Grfica de salida

Relacin Entrada Salida:

1.19. NAND4
1.19.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 4 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A X X X 0 1

B X X 0 X 1

C X 0 X X 1

D 0 X X X 1

Out 1 1 1 1 0

Pin A B C D

C (fF) 6,953 6,953 6,953 6,953

1.19.2.

Esquemtico

1.19.3.

Layout

1.19.4.

Grfica de salida

Relacin Entrada Salida:

1.20. NAND4C
1.20.1.

Caractersticas de la celda

Descripcin: Puerta NAND de 4 entradas con salida complementaria. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A X X X 0 1

B X X 0 X 1

C X 0 X X 1

D 0 X X X 1

Out1 Out2 1 1 1 1 0 0 0 0 0 1

Pin A B C D

C (fF) 6,953 6,953 6,953 6,953

1.20.2.

Esquemtico

1.20.3.

Layout

1.20.4.

Grfica de salida

Relacin Entrada Salida:

1.21. NOR2
1.21.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 1 X

B 0 X 1

Out 1 0 0

Pin A B

C (fF) 6,953 6,953

1.21.2.

Esquemtico

1.21.3.

Layout

1.21.4.

Grfica de salida

Relacin Entrada Salida:

1.22. NOR2C
1.22.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X 1

B 0 1 X

Out1 1 0 0

Out2 0 1 1

Pin A B

C (fF) 6,953 6,953

1.22.2.

Esquemtico

1.22.3.

Layout

1.22.4.

Grfica de salida

Relacin Entrada Salida:

1.23. NOR3
1.23.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 3 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X X 1

B 0 X 1 X

C 0 1 X X

Out 1 0 0 0

Pin A B C

C (fF) 6,953 6,953 6,953

1.23.2.

Esquemtico

1.23.3.

Layout

1.23.4.

Grfica de salida

Relacin Entrada Salida:

1.24. NOR3C
1.24.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 3 entradas con salida complementaria. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X X 1

B 0 X 1 X

C 0 1 X X

Out1 Out2 1 0 0 0 0 1 1 1

Pin A B C

C (fF) 6,953 6,953 6,953

1.24.2.

Esquemtico

1.24.3.

Layout

1.24.4.

Grfica de salida

Relacin Entrada Salida:

1.25. NOR4
1.25.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 4 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X X X 1

B 0 X X 1 X

C 0 X 1 X X

D 0 1 X X X

Out 1 0 0 0 0

Pin A B C D

C (fF) 6,953 6,953 6,953 6,953

1.25.2.

Esquemtico

1.25.3.

Layout

1.25.4.

Grfica de salida

Relacin Entrada Salida:

1.26. NOR4C
1.26.1.

Caractersticas de la celda

Descripcin: Puerta NOR de 4 entradas con salida complementaria. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 X X X 1

B 0 X X 1 X

C 0 X 1 X X

D 0 1 X X X

Out1 Out2 1 0 0 0 0 0 1 1 1 1

Pin A B C D

C (fF) 6,953 6,953 6,953 6,953

1.26.2.

Esquemtico

1.26.3.

Layout

1.26.4.

Grfica de salida

Relacin Entrada Salida:

1.27. SINV
1.27.1.

Caractersticas de la celda

Descripcin: Inversor Schmitt Trigger Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 1

Y 1 0

Pin A

C (fF) 13,905

1.27.2.

Esquemtico

1.27.3.

Layout

1.27.4.

Grfica de salida

Relacin Entrada Salida:

1.28. XNOR2
1.28.1.

Caractersticas de la celda

Descripcin: Puerta XNOR de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 0 1 1

B 0 1 0 1

Out 1 0 0 1

Pin A B

C (fF) 13,905 13,905

1.28.2.

Esquemtico

1.28.3.

Layout

1.28.4.

Grfica de salida

Relacin Entrada Salida:

1.29. XOR2
1.29.1.

Caractersticas de la celda

Descripcin: Puerta XOR de 2 entradas. Smbolo:

La tabla de verdad y caractersticas de entrada de la celda son las siguientes: Tabla de Verdad Capacidades

A 0 0 1 1

B 0 1 0 1

Out 0 1 1 0

Pin A B

C (fF) 13,905 13,905

1.29.2.

Esquemtico

1.29.3.

Layout

1.29.4.

Grfica de salida

Relacin Entrada Salida: