Descripcin del timer 555:

GND (normalmente la 1): es el polo negativo de la alimentacin, generalmente tierra. Disparo (normalmente la 2): Es en esta patilla, donde se establece el inicio del tiempo de retardo, si el 555 es configurado como monoestable. Este proceso de disparo ocurre cuando este pin va por debajo del nivel de 1/3 del voltaje de alimentacin. Este pulso debe ser de corta duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar en alto hasta que la entrada de disparo pase a alto otra vez. Salida (normalmente la 3): Aqu veremos el resultado de la operacin del temporizador, ya sea que est conectado como monoestable, estable u otro. Cuando la salida es alta, el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7 Voltios. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla de reset (normalmente la 4). Reset (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone la patilla de salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay que conectarla a Vcc para evitar que el 555 se "resetee". Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modo de controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en la prctica como Vcc -1 voltio) hasta casi 0 V (aprox. 2 Voltios). As es posible modificar los tiempos en que la salida est en alto o en bajo independiente del diseo (establecido por los resistores y condensadores conectados externamente al 555). El voltaje aplicado a la patilla de control de voltaje puede variar entre un 45 y un 90 % de Vcc en la configuracin monoestable. Cuando se utiliza la configuracin astable, el voltaje puede variar desde 1.7 voltios hasta Vcc. Modificando el voltaje en esta patilla en la configuracin astable causar la frecuencia original del astable sea modulada en frecuencia (FM). Si esta patilla no se utiliza, se recomienda ponerle un condensador de 0.01F para evitar las interferencias. Umbral (normalmente la 6): Es una entrada a un comparador interno que tiene el 555 y se utiliza para poner la salida a nivel bajo. Descarga (normalmente la 7): Utilizado para descargar con efectividad el condensador externo utilizado por el temporizador para su funcionamiento. V+ (normalmente la 8): Tambin llamado Vcc, alimentacin, es el pin donde se conecta el voltaje de alimentacin que va de 4.5 voltios hasta 18 voltios (mximo). Hay versiones militares de este integrado que llegan hasta 18 Voltios.

Descripcin Dual Flip Flop 4013: Este integrado es un doble flip-flop tipo D, en la figura siguiente se puede observar la disposicin de terminales y la tabla de verdad correspondiente, numerada de 1 a 6 para interpretar con mayor claridad el anlisis de la misma

En este rengln las entradas estn todas en "0"; la transicin en sentido positivo del pulso de reloj, no tiene efecto en las salidas, por lo que la salida Q se mantiene en 0 y -Q en 1. Con las entradas Set y Reset a potencial 0 y el dato a 1, si en la entrada reloj se presente un pulso de transicin positiva el Flip-Flop cambia de estado y se mantiene en l, aun despus de desaparecer dicho pulso. Si el pulso de reloj es de transicin negativa, aunque las entradas Set y Reset esten a 0, no conmutar independientemente del nivel de la entrada Dato, que puede ser 1 o 0, ya que slo lo hace en la transicin positiva. En este caso x en la entrada de Reloj y Dato significan que es irrelevante el nivel que tengan ya que al estar a 1 la entrada Reset, el Flip-Flop no producir ningn cambio.

No tiene importancia la polaridad de las entradas de Reloj y Dato, ya que el cambio de estado se produce llevando Set a 1, y se mantendr en l aunque esta entrada vuelva a 0. Slo se volver al estado anterior (reposo) llevando momentneamente la entrada Reset a 1. Esta es una situacin en la cual contina funcionando como R-S, pero con la particularidad de ser seguidor de la seal presente en la entrada Set. Sigue sin tener importancia los niveles de Reloj y Dato. Al llevar el Set a 1, la salida -Q cambia tambin a 1, pero no lo hace la Salida Q, con lo que no se obtienen los estados complementarios; la salida Q se mantendr a 1 todo el tiempo que est a 1 la entrada Set, en cuanto esta entrada vuelva a 0 la salida Q tambin volver a 0, esto es as porque la entrada Reset est a nivel 1, y como ya sabemos con positivo en este terminal el FlipFlop se mantiene en estado de reposo.