28/01/2010

Arquitectura de Computadoras Unidad 3

Seleccin de componentes para ensamble de equipo de cmputo
Ing. Osvaldo Gutirrez Mata

CONTENIDO:
Chips de CPU Controlador de bus Puertos de entrada / salida Controlador de interrupciones Chips de memoria

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CHIPS DE CPU
La IBM PC original contena una CPU 8088 con un bus de direcciones de 20 bits, que permitan direccionar 1 MB de memoria. Cuando surgi el chip de CPU 80286 Intel increment el espacio de memoria a 16 MB. Fue necesario aadir cuatro lneas ms al bus de direcciones (independientes de las 20 anteriores por razones de compatibilidad con chips anteriores). Fue necesario tambin aadir ms lneas de control para ocuparse de las nuevas lneas de direccin.

CHIPS DE CPU
Cuando apareci el 80386 se aadieron otras 8 lneas de direccin y ms lneas de control. Todo esto se muestra en la figura.

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EL PENTIUM II
Descendiente directo del 8088. Formado por aprox. 7.5 millones de transistores. Totalmente compatible con todos los procesadores anteriores. Puede ejecutar programas binarios para todos sus antecesores sin ser modificados. Es una mquina de 32 bits completa. Tiene la misma arquitectura de conjunto de instrucciones (ISA) que los chips 80386, 80486, Pentium y Pentium Pro.

EL PENTIUM II
Puede direccionar 64 MB de memoria fsica y transferir datos en unidades de 64 bits. En el nivel ISA las instrucciones se obtienen con anticipacin y se descomponen en micro operaciones tipo RISC. stas se almacenan en un buffer y se ejecutan en cuanto los recursos necesarios estn disponibles. Se pueden iniciar varias micro - operaciones en el mismo ciclo, lo que convierte al Pentium II en una mquina superescalar.

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EL PENTIUM II
Tiene una cach de dos niveles. Un par de cachs en el chip, 16 KB para instrucciones y 16 KB para datos, adems una cach unificada de nivel dos de 512 KB. El tamao de la lnea de cach es de 32 bytes

EL PENTIUM II
Desde el 8088 hasta el Pentium Pro todas las CPU de Intel eran CIs comunes, con terminales en los lados o en la base para ser conectados en zcalos. El Pentium II est contenido en un SEC (Single Edge Cartridge), un encapsulado de plstico grande que contiene el procesador, la cach de nivel dos y un conector de una sola lnea con 242 terminales.

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EL PENTIUM II

EL PENTIUM II
170 lneas son para seales, 27 son para potencia (diferentes voltajes) y 35 tierras. La mayora de las seales lgicas usan dos o ms terminales, as, slo se tienen 53 seales distintas. En la figura se muestra un diagrama de las terminales de conexin.

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CONTROLADOR DE BUS
Los chips de E/S tienen que convertirse en controladores de bus para leer y escribir en la memoria y causar interrupciones. Si dos o ms dispositivos quieren convertirse en controlador de bus al mismo tiempo se requiere un mecanismo de arbitraje de bus para evitar conflictos. Estos mecanismos pueden ser centralizados o descentralizados. Una forma sencilla de realizar el arbitraje centralizado se muestra en la siguiente figura.

CONTROLADOR DE BUS

Arbitro de bus centralizado de un nivel con encadenamiento circular

El mismo rbitro con dos niveles

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CONTROLADOR DE BUS
El rbitro no puede saber cuntos dispositivos solicitaron el bus, slo distingue si hay solicitud o no. Cuando el rbitro detecta una solicitud de bus emite una concesin habilitando la lnea de otorgamiento del bus. Esta lnea est conectada a todos los dispositivos de E/S en serie. El dispositivo ms cercano percibe la concesin, verifica si l emiti una solicitud, si lo hizo, ocupa el bus y ya no propaga la concesin. Si no hizo una solicitud, propaga la concesin al siguiente dispositivo en lnea, que se comporta de la misma forma.

CONTROLADOR DE BUS
Este esquema se llama encadenamiento circular Asigna prioridades a los dispositivos con base en su cercana al rbitro. El ms cercano gana. Otros buses manejan niveles de prioridad, para cada nivel hay una lnea de solicitud de bus y una lnea de otorgamiento de bus. Cada dispositivo se conecta a uno de los niveles de solicitud y los dispositivos para los que el tiempo es crtico se conectan a los de ms alta prioridad. En la figura anterior, los dispositivos 1, 2 y 4 tienen prioridad 1, mientras que los 3 y 5 tienen prioridad 2.

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CONTROLADOR DE BUS
En el arbitraje de bus descentralizado, cuando un dispositivo quiere usar el bus, habilita su lnea de solicitud. Todos los dispositivos monitorean todas las lneas de solicitud. Al trmino de cada ciclo cada dispositivo sabe si fue el solicitante con ms alta prioridad y si tiene permiso de usar el bus en el siguiente ciclo. Este mtodo requiere ms lneas de bus pero evita los costos del rbitro.

CONTROLADOR DE BUS
El nmero de dispositivos no puede ser mayor al nmero de lneas de solicitud. Otro tipo de bus descentralizado se muestra en la siguiente figura

Arbitraje de bus descentralizado

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CONTROLADOR DE BUS
Si ningn dispositivo quiere el bus, la lnea de arbitraje habilitada se propaga por todos los dispositivos. Si un dispositivo quiere adquirir el bus, ve si el bus est inactivo y la seal in que est recibiendo est activa. Si in est habilitada, el dispositivo deshabilitar su lnea out. El dispositivo siguiente ver su entrada in deshabilitada y deshabilitar su lnea out. Al final slo un dispositivo tendr su lnea in habilitada y se convertir en el controlador de bus, habilitar busy e iniciar la transferencia.

PUERTOS DE ENTRADA/SALIDA
Un puerto de entrada/salida paralela (PIO, Parallel Input/Output) representativo es el Intel 8255, que se muestra en la siguiente figura

Tiene 24 lneas de E/S que pueden conectarse con cualquier dispositivo compatible con TTL, por ejemplo teclados, interruptores, lmparas o impresoras.

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PUERTOS DE ENTRADA/SALIDA
La forma ms simple de usar el 8255A es como tres puertos de 8 bits independientes, A, B y C. Cada puerto tiene asociado un registro latch de 8 bits. La CPU escribe un nmero de 8 bits en el registro correspondiente, ste aparecer en las lneas de salida y permanecer ah hasta que se coloque un valor distinto. Si la CPU quiere usar un puerto para recibir entradas, slo tiene que leer el registro correspondiente. El chip tiene adems otras ocho lneas: una de seleccin de chip, lectura y escritura, dos de direccin y una de restablecimiento (reset) y las de alimentacin.

CONTROLADOR DE INTERRUPCIONES
La IBM PC y todas sus sucesoras usan el chip Intel 8259A, que se muestra en la siguiente figura

Hasta ocho chips controladores de E/S se pueden conectar directamente a las ocho entradas IRx (Interrupt Request).

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CONTROLADOR DE INTERRUPCIONES
Cuando algn dispositivo desea causar una interrupcin, habilita su lnea de entrada. El 8259A habilita INT, que alimenta directamente la terminal de interrupcin de la CPU. Cuando la CPU puede atender la interrupcin, devuelve un pulso al 8259A por INTA (Interrupt Aknowledge). El 8259A especifica cual entrada caus la interrupcin y coloca el nmero de esa entrada en el bus de datos. La CPU utiliza este nmero como ndice de una tabla de vectores de interrupcin para encontrar la direccin del procedimiento que debe ejecutarse.

CONTROLADOR DE INTERRUPCIONES
Una vez que el software ha manejado la interrupcin, escribe un cdigo especial en uno de los registros del 8259A y se deshabilita la lnea INT Cuando estn presentes ms de ocho dispositivos de E/S los 8259A se pueden conectar en cascada. En el caso ms extremo, las ocho entradas se pueden conectar a las salidas de ocho 8259A adicionales para tener hasta 64 dispositivos de E/S en una red de interrupciones de dos etapas.

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CHIPS DE MEMORIA
La tecnologa de fabricacin de circuitos integrados se presta para fabricar chips cuya estructura interna sea un patrn bidimensional repetitivo. Los chips de memoria son una aplicacin ideal de esta tecnologa. Al mejorar la tecnologa, el nmero de bits que se pueden colocar en un chip aumenta continuamente, duplicndose por lo regular cada 18 meses. Para un tamao de memoria dado, hay diversas formas de organizar el chip. Dos posibilidades de organizacin de un chip de 4 Mb (512K x 8 y 4096 x 1) se muestran a continuacin.

CHIPS DE MEMORIA

Dos formas de organizar un chip de memoria de 4 Mb

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CHIPS DE MEMORIA
En (a) se requieren 19 lneas de direccin para direccionar uno de los 524 288 bytes, y se requieren 8 lneas de datos para cargar o almacenar el byte seleccionado. La seal CS (Chip Select) se encarga de seleccionar el chip que se necesita que responda en cierto momento y que los dems no lo hagan. La seal WE (Write Enable) sirve para indicar que se van a escribir datos en el chip. Cuando no est habilitada indica lectura. La seal OE (Output Enable) se habilita para alimentar las lneas de salida; si no est habilitada, la salida del chip se desconecta del circuito.

CHIPS DE MEMORIA
En (b) el esquema de direccionamiento es distinto. El chip est organizado como una matriz de 2048 x 2048 celdas de un bit. Primero se selecciona una localidad rengln colocando su nmero de 11 bits en las lneas de direccin, luego se habilita la seal RAS (Row Address Strobe). Despus se coloca un nmero de columna en las lneas de direccin y se habilita CAS (Column Address Strobe). El chip responde aceptando o enviando un bit de datos. Esta organizacin reduce el nmero de lneas de direccin pero hace ms lento el direccionamiento porque se requieren dos ciclos.

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CHIPS DE MEMORIA
Algunos chips pueden aceptar una direccin de fila seguida de una sucesin de direcciones de columna para acceder a bits consecutivos de un rengln, con lo que se compensa un poco la lentitud. Con el aumento del tamao de las palabras de memoria, los chips con anchura de un bit dejaron de ser prcticos. Para construir una memoria con palabras de 32 bits, por ejemplo, se requeriran 32 chips de 4096K x 1 en paralelo para una capacidad total de por lo menos 16 MB; mientras que con chips de 512K x 8 se requeriran slo 4, aunque de capacidad menor, 2 MB.

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