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Diseo Digital para Ingeniera 1 DISEO DIGITAL PARA INGENIERIA Autor: Rubn Daro Crdenas Espinosa Matrcula Profesional

CL20633345 rdcardenas@gmail.c om Candidato a Doctor en Ciencias con especialidad en Ingeniera Elctrica Master of Sc iences with major in Enginnering Electrical de Atlantic International University Especialista en Gerencia en Finanzas, Ingeniero Electrnico, Tecnlogo Profesional en Electrnica y Automatizacin Industrial de Universidad Autnoma de Manizales Catedrt ico del Programa Ingeniera de Sistemas Universidad Minuto de Dios CERES Chinchin G erente de Proyectos Programa Paz y Competitividad y Profesor Asistente del Depar tamento de Electrnica y Automatizacin de la Universidad Autnoma de Manizales Coordi nador Ingenieras, Catedrtico programas de posgrado y pregrado Universidad Antonio Nario Sede Manizales Catedrtico Tecnologa en Electrnica Universidad de Caldas Catedrt ico UNITECNICA (Ingecmputo) Manizales Manizales, Departamento de Caldas Repblica de Colombia Febrero de 2009

Diseo Digital para Ingeniera 2 Objetivo Terminal del Curso Analizar y aplicar los conceptos bsicos y tcnicos de diseo en sistemas lgicos combinacionales y secuenciale s programables. Implementar circuitos que controlen secuencias y procesos automti cos. Disear sistemas digitales para la manipulacin y procesamiento de datos. Breve Descripcin El desarrollo de la electrnica, se ha constituido en uno de los ms gran des sucesos de la poca moderna y ha sido fundamental para los grandes adelantos t ecnolgicos, en casi todos los campos del saber. Las herramientas y conocimientos de electrnica digital son necesarios para el anlisis, diseo e implementacin de circu itos y sistemas digitales, en especial con el almacenamiento, transformacin y com unicacin de la informacin en forma digital.

Diseo Digital para Ingeniera 3 TABLA DE CONTENIDO Presentacin 1. Sistemas Numricos 1.1. Sistema Decimal 1.2. Sistema Binario 1.3. Si stema Hexadecimal 1.4. Sistema Octal 1.5. Conversiones de un Sistema a Otro 1.6. Representacin de Nmeros Enteros y de Punto Flotante 1.7. Operaciones Aritmticas en Binario 2. Principios de Diseo de Lgica Combinacional 2.1. Qu es Electrnica Digital? 2.2. lgebra de Boole a. Operaciones Booleanas y Compuertas Bsicas b. Compuertas Lg icas Combinadas c. Circuitos Integrados y Circuito de Prueba d. Propiedades de l as Operaciones Booleanas e. Teoremas Bolanos f. Teoremas de DeMorgan 2.3. Simplif icacin de Expresiones Lgicas 2.4. Implementacin de Funciones Lgicas mediante Compuer tas 2.5. Sntesis de Diseo de Circuitos Combinacionales 2.6. Mtodos para Sintetizar Circuitos Lgicos a. Mtodo de Suma de Productos (SDP) b. Mtodo de producto de sumas (PDS) c. Mapas de Karnaugh d. Algoritmo de Quine McCluskey 3. Circuitos Lgicos Co mbinacionales 3.1. Circuitos Aritmticos 3.2. Decodificadores 3.3. Registros de Tr es Estados 3.4. Codificadores 3.5. Multiplexores y Demultiplexores 3.6. Generado res de Paridad 3.7. Comparadores 3.8. Implementacin de Funciones Lgicas con Decodi ficadores 3.9. Implementacin de Funciones Lgicas con Multiplexores 4. Lgica Secuenc ial 4.1. Oscilador Simtrico con compuertas NOT 4.2. Disparadores Schmitt Trigger 4.3. Oscilador de Cristal 4.4. Osciladores Controlados 4.5. Circuito Integrado 5 55 4.6. CI 555 como Multivibrador Astable 4.7. CI 555 como Multivibrador Monoest able 4.8. Circuitos Monoestables 4.9. Circuitos Biestables (FLIP-FLOPs) 4.9.1. F LIP-FLOP Bsico R-S (Reset-Set) 4.9.2. FLIP FLOP RS - Controlado por un pulso de r eloj 4.9.3. FLIP-FLOP D 4.9.4. FLIP-FLOP D PRESET-CLEAR 4.9.5. FLIP-FLOP J-K 5 6 7 7 8 8 10 13 16 20 20 20 21 22 24 25 27 27 30 31 31 32 34 37 39 47 48 50 67 75 76 81 87 91 95 96 99 100 101 102 104 104 106 106 107 108 108 109 110 112 113

Diseo Digital para Ingeniera 4 4.9.6. FLIP-FLOP T (Toggle) 5. Contadores y Registros 5.1. Contadores de Propaga cin 5.2. Contador de propagacin ascendente n 5.3. Contadores con nmeros MOD < 2 5.4 . Contador de propagacin descendente 5.5. Contadores Sincrnicos 5.6. Ejemplos de C ontadores en Circuito Integrado 5.7. Registros de Corrimiento 5.8. Registro de C orrimiento Bsico 5.9. Tipos de Entradas y Salidas en los Registros de Corrimiento 5.10. Registros de corrimiento bidireccionales 5.11. Registros en Circuito Inte grado 5.12. Aplicaciones de los Registros de Corrimiento 5.13. Contador en Anill o 6. Anlisis y Diseo de Circuitos Secuenciales 6.1. Teora de Mquinas de Estado (FSM) 6.2. Mquinas de Estado de Mealy y Moore 6.3. Ecuaciones Lgicas 6.4. Tablas de Est ado 6.5. Diagramas de Estado 6.6. Tablas de Transicin de FLIP-FLOPs 6.7. Mapas de Karnaugh 6.8. Anlisis y Diseo de Circuitos Secuenciales Sincrnicos 6.9. Diseo de Ci rcuitos Secuenciales con FLIP-FLOPs D 6.10. Estados no usados 6.11. Anlisis de Ci rcuitos Secuenciales Asincrnicos 6.12. Ejemplos de Control Secuencial 7. Disposit ivos Lgicos Programables 7.1. Tipos de PLD 7.2. Estructura de los Dispositivos Lgi cos Programables Bsicos 7.3. Herramientas para la Automatizacin del Diseo Electrnico 7.4. Principios y Aplicaciones de los Dispositivos Lgicos Programables como las PALs y las GALs. 7.5. Arquitectura de Diversos PLD's Secuenciales 7.6. Memorias 7.7. Aplicaciones de las Memorias 7.8. Lgica programable temprana Bibliografa ANEX O 1 Evaluacin Diseo Electrnico Digital ANEXO 2 Respuestas Evaluacin Diseo Electrnico D igital ANEXO 3 Proyecto Conversin anloga digital 113 114 114 114 116 116 117 120 1 23 123 124 125 126 128 128 130 130 130 132 132 134 134 135 136 139 141 144 149 1 54 155 155 156 157 163 177 185 186 187 192 193

Diseo Digital para Ingeniera 5 PRESENTACIN Los circuitos digitales se emplean en productos electrnicos como video juegos, hornos de microondas, sistemas de control para automviles, dispositivos b iomdicos, entre otros; tambin los podemos encontrar equipos de prueba como medidor es, generadores y osciloscopios, dispositivos de telecomunicacin y consumo masivo como los celulares, radios, televisores y computadores personales. La era de la electrnica Digital est en auge y las tcnicas digitales han reemplazado a muchos de los circuitos anlogos empleados en el pasado. El papel o finalidad de la Educacin es generar valores y conocimientos que permitan convertir a todos los individuo s en seres capaces de pensar, sentir, realizar, generar e innovar, para contribu ir al mejoramiento y beneficio de la sociedad a la cul pertenecen. La Educacin abi erta o a distancia apoyada en tecnologa no se debe limitar al conocimiento, debe asumir el reto de desarrollar las herramientas necesarias que le permitan al est udiante ser un participante activo de su proceso de aprendizaje, ste debe ser inq uieto, preguntn crtico y motivarse cada vez ms en lo que aprende de su profesor y m otivar en l un sentimiento investigativo e innovador. El enfoque de este tipo de Educacin est orientado al estudiante, quin es el directo responsable de su proceso de aprendizaje, por lo tanto, para el desarrollo de este curso se implementa un modelo pedaggico y andraggico de aprendizaje interactivo virtual con el apoyo tcnic o necesario que apoye la Psicologa de Aprendizaje, haciendo nfasis en sus tres ele mentos: Perdurabilidad, Transparencia y Habilidad Prctica. Esto permitir contrarre star las desventajas que se presentan en la Educacin virtual como son la desmotiv acin y desercin del estudiante por la lentitud del proceso y por la reduccin de la interaccin personal. Para lograr aprendizajes sistmicos en la educacin, es necesari o avanzar hacia un modelo de pedagoga y andragoga que se identifique con los aspec tos sociales que se espera, impacten, para lograr as, una transformacin de la real idad a travs de la educacin. El presente curso ha sido elaborado a partir de mi ex periencia docente y profesional aplicada en la Universidad Autnoma de Manizales, Universidad de Caldas, Universidad Antonio Nario, Unitcnica (Ingecmputo) y otras In stituciones del Eje Cafetero. El Mdulo Diseo Digital para Ingeniera brindar a los es tudiantes los conceptos y tcnicas empleadas en el diseo de sistemas lgicos combinac ionales y secuenciales, las herramientas y conocimientos de los Circuitos Digita les, a travs de ejercicios de aplicacin para afianzar los conceptos vistos, y el a prendizaje significativo, facilitando transferir los conocimientos adquiridos a otros contextos de su quehacer profesional. Dedico este trabajo a mi bella espos a Kathy Faridy, a mi beb por nacer Sara Gabriela, mi mam Ofelia, tas Lilia y Lucila y dems miembros de mi familia y en especial a la memoria de mi to Jos Hernn Espinos a Martnez quien fue un padre para m (mi mentor) y le debo lo que soy hoy da que la l uz de su alma nos siga guiando por el camino de la vida. Rubn Daro

Diseo Digital para Ingeniera 6 1. Sistemas Numricos El sistema decimal es universalmente empleado para representar cantidades en el mundo real. Los sistemas electrnicos digitales tienen que recoger la informacin y convertirla en dgitos binarios para procesarla internamente. As mismo, cuando la i nformacin es procesada, es necesario convertir esta informacin, por lo general a d ecimal antes de llevarla al mundo exterior. En realidad, no se manejan solamente estos dos sistemas, en la prctica se hace necesario utilizar cdigos que facilitan el manejo de otras caractersticas. En este captulo, se describir el cdigo decimal, el cdigo binario, el hexadecimal, el octal, las operaciones entre estos sistemas, las distintas conversiones entre los diferentes sistemas y algunas representaci ones de nmeros binarios. Sistemas Binario y Hexadecimal El sistema binario es el ms utilizado en los circuitos electrnicos digitales. Existen otros dos sistemas, e n las aplicaciones digitales; El hexadecimal y el octal. Su ventaja radica en la facilidad que ofrecen para representar de forma reducida los nmeros binarios. 1. 1. Sistema Decimal El sistema decimal es un sistema en base 10. En una cantidad decimal cada dgito tiene un peso asociado a una potencia de 10 segn la posicin que ocupe. Los pesos para los nmeros enteros son potencias positivas de diez, aumenta do de derecha a izquierda, comenzando por 100=1. Peso:....106105104103102101100 Los pesos para los nmeros fraccionarios son potencias negativas de diez, aumentan do de izquierda a derecha, comenzando por 10-1. Peso:....106105104103102101100, 10-110-210-310-4 La expresin general para descomponer el valor de una magnitud ex presada en cualquier sistema numrico para obtener su valor decimal: donde, di = Dgito en la posicin i. r = Base del sistema utilizado. n = No. de dgito s fraccionarios. p = No. de dgitos enteros. La base r del sistema numrico es el nme ro total de dgitos permitidos para el sistema. Ejemplo 235.63 = 2x102 + 3x101 + 5 x 100 + 6x10-1 + 3x10-2

Diseo Digital para Ingeniera 7 1.2. Sistema Binario El sistema binario es un sistema en base dos. Es el sistema utilizado por los computadores digitales y tiene slo dos valores lgicos posibles - "0 y 1" - para sus coeficientes, los cuales se pueden representar fsicamente de distintas maneras, como las siguientes: Tensiones alto y bajo. Interruptor cerrado o abierto. Sentido de magnetizacin de un ncleo magntico. Corriente elctrica alta o baja. Los dgitos 0 y 1 se llaman bits. En un nmero entero binario el BIT a la derecha es el BIT menos significativo (LSB , Least Significant Bit) y tiene un peso de 20=1. El BIT del extremo izquierdo e l BIT ms significativo (MSB, Most Significant Bit) y tiene un peso dependiente de l tamao del numero binario. Los pesos crecen de derecha a izquierda en potencias de 2. En nmeros fraccionarios el bit a la izquierda de la coma es el MSB y su pes o es de 2-1= 0,5. Los pesos decrecen de izquierda a derecha en potencias negativ as de 2. Peso: 2n-1....2423222120, 2-12-22-3......2-n. En el cual n es el nmero d e bits a partir de la coma binaria. La tabla 1.1.1. muestra la equivalencia de l os nmeros decimales del 0 al 15 a su correspondiente binario. Nmero Decimal Nmero Binario 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Tabla 1. Sistema decimal y binario Ejemplo 101101,11 = 1x25 + 0x24 + 1x23 + 1x22 + 0x21 + 1x20 + 1x2-1 + 1x2-2 En decimal se tiene: 32 + 8 + 4 + 1 + 0,5 + 0,25= 45,7510.

Diseo Digital para Ingeniera 8 1.3. Sistema Hexadecimal El sistema hexadecimal es un sistema en base 16 y const a de 16 dgitos diferentes que son: del 0 al 9 y luego de la letra A a la F, es de cir 10 dgitos numricos y seis caracteres alfabticos. El sistema hexadecimal se usa como forma simplificada de representacin de nmeros binarios y debido a que 16 es u na potencia de 2(24=16), resulta muy sencilla la conversin de los nmeros del siste ma binario al hexadecimal y viceversa. La tabla 2. Muestra los nmeros decimales d e 0 al 15 con su equivalencia en binario y hexadecimal. Decimal Sistema binario Hexadecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0000 0 001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0 1 2 3 4 5 6 7 8 9 A B C D E F Tabla 2. Sistema decimal, binario y hexadecimal Para convertir un nmero hexadecim al en un nmero binario se reemplaza cada smbolo hexadecimal por un grupo de cuatro bits. Ejemplo: El nmero 4F5B16 en binario equivale a 1.4. Sistema Octal El sistema octal es un sistema en base 8 y est formado por 8 dg itos. En un nmero octal, los pesos crecen de derecha a izquierda en potencias de 8. Peso: 8483828180 La tabla 3. Muestra los nmeros decimales de 0 al 17 con su eq uivalencia a binario y octal.

Diseo Digital para Ingeniera 9 Decimal Sistema binario Octal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 0000 0 001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 10000 10001 0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 20 21 Tabla 3. Sistema decimal, binario y octal Observe que en octal los dgitos 8 y 9 n o se usan. La conversin de un nmero octal en decimal se obtiene multiplicando cada dgito por su peso y sumando los productos. Ejemplo: 1725= 1x83 + 7x82 + 2x81 + 5 x80 = 512+448+16+5= 981 Cdigo decimal binario (BCD) El cdigo decimal binario (BCD Binary Code Decimal) es utilizado para expresar los diferentes dgitos decimales c on un cdigo binario. Por consiguiente, el cdigo BCD tiene diez grupos de cdigo y re sulta prctico para convertir entre decimal y BCD. El cdigo 8421: Pertenece al grup o de cdigos BCD. El nombre 8421 indica los diferentes pesos de los cuatro bits bi narios (23, 22, 21, 20). La tabla 4. Muestra los nmeros decimales de 0 al 9 con s u equivalencia en BCD. Decimal Dgito en BCD 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 Tabla 4. Sistema decimal y BCD Con un nmero de 4 bits se pueden representar 24 co mbinaciones posibles, pero al emplear el cdigo 8421 se incluyen solamente 10 grup os de cdigo binario, en consecuencia las combinaciones 1010, 1011, 1100, 1101, 11 10, 1111 no se utilizan.

Diseo Digital para Ingeniera 10 Ejemplo: Convertir a BCD el nmero decimal 6498. Reemplazando por los valores de l a tabla 4. Se obtiene, 649810 = (0110 0100 1001 1000)8421 1.5. Conversiones de u n Sistema a Otro Las conversiones entre nmeros de bases diferentes se efectan por medio de operaciones aritmticas simples. Dentro de las conversiones ms utilizadas se encuentran: 1.5.1. Conversin de Decimal a Binario Para la conversin de decimal a binario se emplean dos mtodos. El primero es divisiones sucesivas y el segundo es suma de potencias de 2. Por divisiones sucesivas: Se va dividiendo la cantida d decimal por 2, apuntando los residuos, hasta obtener un cociente cero. El ltimo residuo obtenido es el BIT ms significativo (MSB) y el primero es el BIT menos s ignificativo (LSB). Ejemplo Convertir el nmero 15310 a binario. Figura 1. Ejemplo de conversin de decimal a binario El resultado en binario de 15 310 es 10011001 Por sumas de potencias de 2: Este mtodo consiste en determinar el conjunto de pesos binarios cuya suma equivalga al nmero decimal. Ejemplo: Conver tir el nmero 15310 a binario. 15310 = 27 + 24 + 23 + 20 = 128 + 16 +8 +1; 15310= 100110012 1.5.2. Conversin de Fracciones Decimales a Binario Para la conversin de fracciones decimales a binario se emplean el siguiente mtodo. Por suma de potenci as de 2: Emplea la misma metodologa de la suma de potencias de 2 pero se trabaja con potencias negativas.

Diseo Digital para Ingeniera 11 Ejemplo Convertir el nmero 0,87510 a binario. 0,87510 = (2-1) + (2-2) + (2-3) = 0 ,5 + 0,25 + 0,125 = 0,1112 Por multiplicaciones sucesivas: La conversin de nmeros decimales fraccionarios a binario se realiza con multiplicaciones sucesivas por 2. El nmero decimal se multiplica por 2, de ste se extrae su parte entera, el cual va a ser el MSB y su parte fraccional se emplea para la siguiente multiplicacin y seguimos sucesivamente hasta que la parte fraccional se vuelva cero o maneje u n error moderado. El ltimo residuo o parte entera va a constituir el LSB. Ejemplo : Convertir el nmero 0,87510 a binario. Nmero N N X 2 Parte entera Peso 0,875 0,75 0,5 1,75 1,5 1,00 1 1 1 LSB MSB Tabla 5. Ejemplo de Conversin de Decimal a Binario. El resultado en binario de 0, 87510 es 0,1112. 1.5.3. Conversin de Decimal a Hexadecimal En la conversin de una magnitud decimal a hexadecimal se realizan divisiones sucesivas por 16 hasta obt ener un cociente de cero. Los residuos forman el nmero hexadecimal equivalente, s iendo el ltimo residuo el dgito ms significativo y el primero el menos significativ o. Ejemplo: Convertir el nmero 186910 a hexadecimal. Figura.2. Ejemplo de Conversin de decimal a hexadecimal El resultado en hexadecim al de 186910 es 74D16. 1.5.4. Conversin de Decimal a Octal En la conversin de una magnitud decimal a octal se realizan divisiones sucesivas por 8 hasta obtener la parte entera del cociente igual a cero. Los residuos forman el nmero octal equiv alente, siendo el ltimo residuo el dgito ms significativo y el primero el menos sig nificativo. Ejemplo: Convertir el nmero 46510 a octal.

Diseo Digital para Ingeniera 12 Nmero N N 8 Parte decimal Parte decimal x 8 Peso 465 58 0,5 58,125 7,25 0,875 0,1 25 0,25 0,875 1 2 7 MSB LSB Tabla 6. Ejemplo de Conversin de Decimal a Hexadecimal. El resultado en octal de 46510 es 721. 1.5.5. Conversin de Binario a Decimal Un nmero binario se convierte a decimal form ando la suma de las potencias de base 2 de los coeficientes cuyo valor sea 1. Ej emplo: Convertir el nmero 11002 a decimal. 11002 = 1x23 + 1x22 = 1210 1.5.6. Conv ersin de Binario a Hexadecimal El mtodo consiste en conformar grupos de 4 bits hac ia la izquierda y hacia la derecha del punto que indica las fracciones, hasta cu brir la totalidad del nmero binario. Enseguida se convierte cada grupo de nmero bi nario de 4 bits a su equivalente hexadecimal. Ejemplo: Convertir el nmero 1001110 1010 a hexadecimal. 1.5.7. Conversin de Binario a Octal El mtodo consiste en hacer grupos de 3 bits ha cia la izquierda y hacia la derecha del punto que indica las fracciones, hasta c ubrir la totalidad del nmero binario. Enseguida se convierte cada grupo de nmero b inario de 3 bits a su equivalente octal. Ejemplo: Convertir el nmero 010101012 a octal. 1.5.8. Conversin de Hexadecimal a D ecimal En el sistema hexadecimal, cada dgito tiene asociado un peso equivalente a una potencia de 16, entonces se multiplica el valor decimal del dgito correspond iente por el respectivo peso y realizar la suma de los productos. Ejemplo Conver tir el nmero 31F16 a decimal. 31F16 = 3x162 + 1x16 + 15 x 160 = 3x256 + 16 + 15 = 768 + 31 = 79910 1.5.9. Conversin de Hexadecimal a Binario

Diseo Digital para Ingeniera 13 La conversin de hexadecimal a binario se facilita porque cada dgito hexadecimal se convierte directamente en 4 dgitos binarios equivalentes. Ejemplo: Convertir el nmero 1F0C16 a binario. 1F0C16 = 11111000011002 1.5.10. Conversin de Octal a Decim al La conversin de un nmero octal a decimal se obtiene multiplicando cada dgito por su peso y sumando los productos: Ejemplo: Convertir 47808 a decimal. 4780 = (4 x 83)+(3x82)+(8x81)+(0x80) = 2048+192+64+0= 2304 1.5.11. Conversin de Octal a Bin ario La conversin de octal a binario se facilita porque cada dgito octal se convie rte directamente en 3 dgitos binarios equivalentes. Ejemplo: Convertir el nmero 71 58 a binario. 7158 = (111001101)2 1.6. Representacin de Nmeros Enteros y de Punto Flotante: Los computadores deben i nterpretar nmeros positivos y negativos. Los nmeros binarios se caracterizan por s u magnitud y su signo. El signo indica si el nmero es positivo o negativo y la ma gnitud el valor del nmero. 1.6.1. Representacin de Nmeros Binarios Enteros: Existen tres formas de representar los nmeros binarios enteros con signo: a. Signo magni tud. b. Complemento a 1. c. Complemento a 2. a. Signo Magnitud En el sistema Sig no Magnitud los nmeros positivos y negativos tienen la misma notacin para los bits de magnitud pero se diferencian en el bit del signo. El bit del signo es el bit situado ms a la izquierda en el nmero binario: En nmeros positivos se emplea el bit "0". En nmeros negativos se emplea el bit "1" . El nmero no debe estar complementado. Ejemplo: El nmero decimal 21 se expresa en binario de 6 bits 010101, donde el pri mer bit "0" denota el bit de una magnitud positiva. El nmero decimal 21 se expresa en binario 110101, donde el primer bit "1" denota el bit de una magnitud negati va. b. Complemento a 1:

Diseo Digital para Ingeniera 14 El complemento a 1 en binario se obtiene cambiando los unos por ceros y los cero s por unos. La representacin de nmeros positivos en complemento a 1 sigue las mism as reglas del sistema signo-magnitud y la representacin de los nmeros negativos en complemento 1 es el complemento a 1 del nmero positivo. Ejemplo: El nmero decimal 21 se expresa en complemento a 1 a 6 bits como 010101, donde el primer bit "0" denota el bit de una magnitud positiva. El complemento 1 a 6 bits del decimal 21, se obtiene por medio del complemento a 1 del nmero positivo 010101 el cual es 10 1010. c. Complemento a 2 Los computadores utilizan la representacin binaria en co mplemento a 2 para representar nmeros negativos. La representacin de nmeros positiv os en complemento a 2 sigue las mismas reglas del sistema signo-magnitud y la re presentacin de los nmeros negativos en complemento a 2 se obtiene de la siguiente forma: 1. Se representa el nmero decimal dado en magnitud positiva. 2. El nmero de magnitud positiva se representa en forma binaria positiva. 3. Se obtiene el com plemento 1 del nmero binario obtenido en el paso anterior mediante el cambio de l os unos por ceros y viceversa. 4. Al complemento 1 se le suma uno y el resultado es la representacin en el complemento 2. Ejemplo: Representar el nmero 510 en bina rio, utilizando el complemento a 2 con 5 bits. 1. 2. 3. 4. 5. 5 5. Escribimos el nmero +510 en binario de 5 bits 0101 Obtenemos el complemento a 1 de 0101 1010 Al complemento de nmero anterior se la suma 1. El resultado es 1011. Obtenemos el nm ero 1011 en complemento a 2. Ejemplo: Obtener el complemento a 2 del nmero positivo de 8 bits 000001012 (+510) . El equivalente en complemento a 1 es 11111010. El complemento a 2 del nmero es 11111011. Comprobando los pesos en decimal se puede demostrar la obtencin del neg ativo del nmero inicial utilizando el mtodo del complemento a 2: 111110112 = (-128 + 64 + 32 +16 + 8 + 0 + 2 + 1)10 = - 510 En la representacin en complemento 2 el primer bit del lado ms significativo puede interpretarse como el signo, siendo c ero para nmeros positivos y 1 para nmeros negativos. Se puede comprobar que si a u na cantidad negativa expresada en complemento 2 se le saca su complemento 2, se obtiene la magnitud positiva correspondiente.

Diseo Digital para Ingeniera 15 1.6.2. Representacin en Punto Fijo y en Punto Flotante En los computadores los nme ros se representan en punto fijo y en punto flotante. Punto fijo: Se usa para lo s nmeros enteros con signo o fracciones con signo. En este caso las cantidades se representan en forma binaria en complemento a 1 a 2 y se pueden utilizar longit udes de 8, 16 y 32 bits. En 8 bits el rango va desde 128 hasta 127. El nmero de c ombinaciones diferentes de un nmero binario de n bits es: N total de combinaciones : 2n. En los nmeros con signo e complemento a 2, el rango de valores para nmeros d e n bits: (2n-1) a + (2n-1-1). a. Enteros con signo Los enteros de punto fijo us an un punto binario a la derecha del LSB. Ejemplo El nmero de punto fijo de 8 bit s 01110101 en complemento a 2, por tener un 0 en el bit de signo representa: El nmero entero positivo 1110101 la fraccin positiva 0.1110101 b. Fracciones de punto fijo Las fracciones de punto fijo usan el punto binario entre el bit de signo y el MSB. Ejemplo: El nmero de punto fijo de 8 bits 11001111 en complemento a 2, p or tener un 1 en el bit de signo representa: El nmero entero negativo -0110001 la fraccin negativa -0. 0110001. Punto flotante: El punto flotante se utiliza para representar nmeros no enteros, nmeros muy grandes o nmeros muy pequeos. Un nmero en p unto flotante se expresa como m x re donde, m es la mantisa y es un nmero de punt o fijo, e es el exponente o caracterstica y es un entero de punto fijo, r es la b ase. En los computadores personales se usa base 2. La mantisa representa la magn itud del nmero. El exponente es la parte que representa el nmero de lugares a desp lazar el punto decimal o binario. S tenemos un nmero de punto fijo de la forma (an -1 .... a0 . a-1 .a-m)r en forma de punto flotante ser de la forma ( . an-1 ....am)r x rn , la base generalmente se omite. Con frecuencia la mantisa m se escribe con magnitud y signo de la siguiente forma, y en forma de fraccin M = (sm . an-1 a-m) donde, sm indica el signo (1 para una cantidad negativa y 0 para una canti dad positiva) y . an-1 a-m representa la magnitud.

Diseo Digital para Ingeniera 16 Un nmero de punto flotante est normalizado si el exponente se ajusta de modo que l a mantisa tenga un valor distinto de cero en la posicin ms significativa. Ejemplo: El nmero +1010.0111 en representacin normalizada en punto flotante da como result ado (0.10100111) x 24 El estndar ANSI/IEEE 754-1985 define tres formatos para los nmeros de punto flotante: Precisin sencilla: Utiliza 32 bits. Doble precisin: Utiliza 64 bits Precisin amplia da: Utiliza 80 bits. Ejemplo: Un formato a 32 bits es el siguiente, El exponente desplazado se obtien e adicionando 127 al exponente real y convirtindolo al binario correspondiente. 1 .7. Operaciones Aritmticas en Binario Los circuitos de control bsicos y los comput adores efectan operaciones aritmticas. Estas operaciones se realizan en sistema bi nario y las leyes que las rigen, son paralelas a las usadas en el sistema decima l. A continuacin se describe cada una de las metodologas para realizar tales opera ciones. a. Suma Binaria La suma de dos cantidades binarias empieza con la suma d e los dos dgitos menos significativos de los sumandos y un acarreo inicial de cer o uno (Acarreo Cin). Esta operacin puede producir un bit de acarreo (Acarreo Cout ) para la suma de la siguiente posicin significativa. En la tabla 7. Las entradas A, B y Cin denotan al primer sumando, el segundo sumando y el acarreo de entrad a. Las salidas S y Cout representan a la suma y el acarreo de salida. Sumando A Sumando B Acarreo Cin Acarreo Cout Suma S 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1 Tabla 7. Suma binaria

Diseo Digital para Ingeniera 17 Ejemplo: Efectuar la suma de 010110 y 101010. 11111 010110 + 101010 1000000 Acarreo Comprobacin en decimal: 22 + 42 64 ( 26) La suma de 2 magnitudes binarias en representacin de complemento a 2, da como res ultado la suma binaria en complemento a 2. b. Resta Binaria: En la resta binaria , los bits del minuendo de las columnas se modifican cuando ocurre un prstamo. En la tabla 1.4.2. las entradas A, B y Bin denotan el minuendo, el sustraendo y el bit prestado. Las salidas D y P representan a la diferencia y el prstamo. La tab la muestra los resultados de una resta binaria de dos bits, Minuendo A Sustraendo B Prstamo Bin Prstamo P Diferencia D 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 0 1 0 1 1 0 1 0 0 1 Tabla 8. Resta binaria Para A=0, B=0 y Bin=1, hay que tomar prestado un 1 de la siguiente columna ms significativa, lo cual hace P=1 y agregar "en decimal" 2 a A . La resta 2-0-1=1, da como resultado en binario D=1. Los prstamos se propagan ha cia la izquierda de columna en columna. Ejemplo: Restar 10012 de 100112.

Rengln 2, Tabla 1.4.1. 0 - 1 = 0 con un prstamo de la columna izquierda. 10 - 1 = 1 Rengln 1, Tabla 1.4.1. 0 - 0 = 0 sin prstamo. Rengln 3, Tabla 1.4.1. 1 - 0 = 0 si n prstamo. Rengln 4, Tabla 1.4.1. 1 - 1= 0 sin prstamo. 1 Prstamo 10011 - 01001 0 0

Diseo Digital para Ingeniera 18 Rebasamiento: Se presenta cuando la suma de la columna ms significativa genera un acarreo. Este slo se puede producir cuando ambos nmeros son positivos o negativos . Ejemplo: Efectuar la suma de 86510 y 41210. 1 Acarreo 865 + 412 1207 Rebasamiento Ejemplo: Efectuar la suma de 1102 y 1102. 11 Acarreo 110 + 110 1100 Rebasamiento Resta binaria en Complemento a 2 En la leccin anterior se vi que el signo de un nme ro positivo negativo se cambia calculando su complemento a 2. La resta de dos nme ros con signo se calcula sumando el complemento a 2 del sustraendo al minuendo y descartando cualquier bit de acarreo final. El siguiente procedimiento es neces ario para calcular la resta de dos nmeros: 1. Obtener el complemento a 2 del sust raendo. 2. Efectuar la suma del minuendo y el sustraendo en complemento a 2. 3. S la suma presenta rebosamiento indica que la repuesta es positiva. Ignore el reb asamiento. 4. Si no hay rebosamiento, entonces la repuesta es negativa. Para obt ener a magnitud del nmero binario, obtenga el complemento a dos de la suma. Ejemp lo: Sustraer (1010111 - 1001000)2 1. El complemento a 2 de 1001000 es 0111000. 2 . Sumamos el primer sumando y el complemento a 2 obtenido. 111 + Acarreo 1010111 0111000 10001111 Rebasamiento (Se ignora ) Comprobacin en decimal: 87 - 72 15

Diseo Digital para Ingeniera 19 3. La respuesta es 00011112. Multiplicacin Binaria La multiplicacin de dos cantidades binarias es necesario con siderar lo siguiente: Multiplicando A Multiplicador B Multilplicacin (A*B) 0 0 1 1 0 1 0 1 0 0 0 1 Tabla 8. Multiplicacin binaria La multiplicacin binaria cumple las mismas reglas d e la multiplicacin decimal. En el prximo ejemplo se ilustrar la multiplicacin binari a. Ejemplo: Multiplicar las cantidades 1011 y 1101. Figura 3. Multiplicacin binaria Multiplicacin con signo: Se representan los operan dos en complemento 2 y el resultado tambin se obtiene en complemento 2. El ltimo m ultiplicando desplazado se niega.

Diseo Digital para Ingeniera 20 2. Principios de Diseo de Lgica Combinacional 2.1. Qu es Electrnica Digital? Es una rama de la ciencia aplicada que estudia las s eales elctricas, pero en este caso son seales discretas, es decir, estn bien identif icadas, razn por la cual a un determinado nivel de tensin se lo llama estado alto (High) o Uno lgico; y a otro, estado bajo (Low) o Cero lgico, por lo tanto, existe la Lgica Positiva y la Lgica Negativa, Lgica Positiva: En esta notacin al 1 lgico le corresponde el nivel ms alto de tensin (positivo) y al 0 lgico el nivel ms bajo (qu e bien podra ser negativo), pero, que ocurre cuando la seal no est bien definida? En tonces habr que conocer cuales son los lmites para cada tipo de seal (conocido como tensin de histresis), en la figura 4 se puede ver con mayor claridad cada estado lgico y su nivel de tensin. Figura 4. Estado Lgico Positivo y Nivel de Tensin Lgica Negativa: Aqu ocurre todo lo contrario, es decir, se representa al estado "1" con los niveles ms bajos de ten sin y al "0" con los niveles ms altos. (Ver Figura 5). Figura 5. Estado Lgico Negativo y Nivel de Tensin Por lo general se suele trabajar con lgica positiva, y as lo haremos en este curso, la forma ms sencilla de represe ntar estos estados es como se puede ver en la figura 6. Figura 6. Estado Lgico Positivo 2.2. lgebra de Boole El lgebra Booleana es la teora matemtica que se aplica en la lgica combinatoria. Las variables Booleanas son smbol os utilizados para representar magnitudes lgicas y pueden tener slo dos valores po sibles: 1 (valor alto) 0 (valor bajo).

Diseo Digital para Ingeniera 21 a. Operaciones Booleanas y Compuertas Bsicas Las operaciones boolenas son posible s a travs de los operadores binarios negacin, suma y multiplicacin, es decir que es tos combinan dos o ms variables para conformar funciones lgicas. Una compuerta es un circuito til para realizar las operaciones anteriormente mencionadas, y funcio nan de igual manera que una calculadora, de un lado se ingresan los datos, esta realiza una operacin y muestra el resultado, como lo muestra la siguiente figura. Figura 7. Diagrama de Bloques Compuerta Cada una de las compuertas lgicas se repr esenta mediante un Smbolo, y la operacin que realiza (Operacin lgica) se corresponde con una tabla, llamada Tabla de Verdad. Operacin Inversin o Negacin (complemento)) Compuerta Not Esta operacin se indica con una barra sobre la variable o por medi o de un apstrofe en el lado superior derecho de la variable, en este curso emplea remos esta ltima notacin. El apstrofe () es un operador algebraico que invierte el v alor de una variable, es decir, si X denota la seal de entrada de un inversor, en tonces X representa el complemento de tal seal. Ejemplo S X = a = 0 entonces X = s = 1. Figura 8. Smbolo y Tabla de Verdad Compuerta Not Suma Booleana - Compuerta OR La Compuerta OR tiene dos entradas como mnimo y su operacin lgica es una suma Booleana representada por medio un signo ms entre las dos variables de entrada. La suma B ooleana de las variables a y b se enuncia de la siguiente forma, s = a + b La su ma Booleana es 1 si alguna de las variables lgicas de la suma es 1 y es 0 cuando todas las variables son 0. Esta operacin se asimila a la conexin paralela de conta ctos. Bueno, todo va bien hasta que 1 + 1 = 1, el tema es que se trata de una co mpuerta O Inclusiva es como a y/o b, es decir, basta que una de ellas sea 1 para que su salida sea tambin 1.

Diseo Digital para Ingeniera 22 Figura 9. Smbolo y Tabla de Verdad Compuerta OR Multiplicacin Booleana Compuerta A ND La Compuerta AND tiene dos entradas como mnimo y su operacin lgica es una multip licacin booleana representada por medio un signo () entre las dos variables de ent rada. No es un producto aritmtico, aunque en este caso coincidan. Observa que su salida ser alta si sus dos entradas estn a nivel alto. La multiplicacin booleana de las variables A y B se enuncia de la siguiente forma, X = A B La multiplicacin b ooleana es 1 si todas las variables lgicas son 1, pero si alguna es 0, el resulta do es 0. La multiplicacin booleana se asimila a la conexin serie de contactos. Figura 10. Smbolo usiva en este caso a por b invertida y slo una de sus y Tabla de Verdad Compuerta AND Compuerta EXOR o XOR Es OR Excl con dos entradas y lo que har con ellas ser una suma lgica entre y a invertida por b. Al ser O Exclusiva su salida ser 1 si una entradas es 1.

Figura 11. Smbolo y Tabla de Verdad Compuerta EXOR b. Compuertas Lgicas Combinadas Al agregar una compuerta NOT a cada una de las compuertas anteriores los result ados de sus respectivas tablas de verdad se invierten, y dan origen a tres nueva s compuertas llamadas NAND, NOR y NOR-EX... Veamos ahora como son y cual es el sm bolo que las representa... Compuerta NAND

Diseo Digital para Ingeniera 23 Responde a la inversin del producto lgico de sus entradas, en su representacin simbl ica se reemplaza la compuerta NOT por un crculo a la salida de la compuerta AND. Figura 12. Smbolo y Tabla de Verdad Compuerta NAND Compuerta NOR El resultado que se obtiene a la salida de esta compuerta resulta de la inversin de la operacin lgi ca o inclusiva es como un no a y/o b. Igual que antes, solo agregar un crculo a l a compuerta OR y ya se tiene una NOR. Figura 13. Smbolo y Tabla de Verdad Compuerta NOR Compuerta NEXOR Es simplemente la inversin de la compuerta EXOR, los resultados se pueden apreciar en la tabla d e verdad y el smbolo que la representa en la figura 14, que bien se podra comparar con la figura 13 (anterior) y notar la diferencia. Figura 14. Smbolo y Tabla de Verdad Compuerta NEXOR Compuerta YES o Buffer En rea lidad no realiza ninguna operacin lgica, su finalidad es amplificar un poco la seal (o refrescarla si se puede decir). Como se puede ver en la figura 15 la seal de salida es la misma que de entrada.

Diseo Digital para Ingeniera 24 Figura 15. Smbolo y Tabla de Verdad Compuerta YES o Buffer c. Circuitos Integrado s y Circuito de Prueba Existen varias familias de Circuitos integrados, pero las ms comunes y empleadas en Colombia son los TTL y CMOS. Estos Integrados se puede n caracterizar por el nmero que corresponde a cada familia segn su composicin. Por ejemplo; Los TTL se corresponden con la serie 5400, 7400, 74LSXX, 74HCXX, 74HCTX X,. algunos 3000 y 9000. Los C-MOS y MOS se corresponde con la serie CD4000, CD45 00, MC14000, 54C00 74C00, La pregunta de rigor... Cual es la diferencia entre uno y otro?, veamos... Los C-MOS, el mximo nivel de tensin que soportan llega en algu nos casos a +15V, mientras que para los TTL el nivel superior de tensin alcanza e n algunos casos a los +12V aproximadamente, pero claro estos son lmites extremos, lo comn en estos ltimos es utilizar +5V. Otra caracterstica es la velocidad de tra nsmisin de datos, resulta ser, que los circuitos TTL son ms rpidos (Comunicacin Para lela) que los C-MOS (Comunicacin Serial), por eso su mayor uso en sistemas de com putacin. Es importante buscar la hoja de datos o datasheet del integrado que nece site, distribuido de forma gratuita por cada fabricante y disponible en Internet , o en el Manual ECG o NTE semiconductores. Ejemplo Caso Circuito Integrado 74LS 08, un TTL, es una cudruple compuerta AND. Es importante notar el sentido en que estn numerados los pines, lo cual es general para todo tipo de integrado. Figura 16. Hoja de Datos Circuito Integrado 74LS08 Comenzaremos con este integrado para verificar el comportamiento de las compuert as vistas anteriormente. El representado en la figura 17 marca una de las compue rtas que ser puesta a prueba, para ello utilizaremos un fuente regulada de +5V, u n LED una resistencia de 220 (ohm), y por supuesto el IC que corresponda y la pl aca de prueba.

Diseo Digital para Ingeniera 25 Figura 17. Prueba de una de las compuertas del Circuito Integrado 74LS08 En el e squema est marcada la compuerta, como 1 de 4 disponibles en el Integrado 74LS08, los extremos a y b son las entradas que se debern llevar a un 1 lgico (+5V) 0 lgico (GND), el resultado en la salida s de la compuerta se ver reflejado en el LED, L ED encendido (1 lgico) y LED apagado (0 lgico), no olvide conectar los terminales de alimentacin que en este caso son el pin 7 a GND y el 14 a +5V. Montado en la p laca de prueba te quedara algo as en el Protoboard de la figura 18. Figura 18. Esquema en Protoboard Prueba de una de las compuertas del Circuito In tegrado 74LS08 Esto es a modo de ejemplo, Slo debes reemplazar IC1, que es el Cir cuito Integrado que est a prueba para verificar su tabla de verdad. d. Propiedade s de las Operaciones Booleanas Las operaciones booleanas estn regidas por tres le yes similares a las del lgebra convencional. Estas incluyen las leyes conmutativa s de la suma y la multiplicacin y la ley distributiva. Leyes conmutativas en dos variables 1. Ley conmutativa de la suma se enuncia como sigue X+Y=Y+X En aplicac in a los circuitos digitales, podramos decir que no importa el orden de conexin de las entradas a una compuerta OR. 2. Ley conmutativa de la multiplicacin XY = Y X En aplicacin a los circuitos digitales, podramos decir que no importa el orden de co nexin de las entradas a una compuerta AND. Leyes asociativas en tres variables 1. Ley asociativa de la adicin, se escribe en forma algebraica de la siguiente form a

Diseo Digital para Ingeniera 26 A+(B+C)=(A+B)+C En la figura 19 se muestra la aplicacin de la propiedad a las com puertas OR, Figura 19. Ley asociativa de la adicin 2. Ley asociativa de la multiplicacin A( B C) = ( AB ) C En la figura 20 se muestra l a aplicacin de la propiedad a las compuertas AND, Figura 20. Ley asociativa de la multiplicacin Ley distributiva para tres variable s En el lgebra de Boole, la multiplicacin lgica se distribuye sobre la suma lgica, A( B + C ) = AB + AC En la figura 21 se muestra la aplicacin de la propiedad a las co mpuertas AND y OR, Figura 21. Ley distributiva para tres variables

Diseo Digital para Ingeniera 27 e. Teoremas Booleanos Los teoremas booleanos son enunciados siempre verdaderos, lo que permite la manipulacin de expresiones algebraicas, facilitando el anlisis sn tesis de los circuitos digitales. Los teoremas booleanos son los siguientes: 1. X + 0 = X 2. X + 1 = 1 3. X0 = 0 4. X1 = X 5. (X)=X 6. X + X = X 7. XX = X 8. X + X = 1 9. X.X= 0 10. X + XY = X 11. X +XY = X + Y 12. XY + XY = X (Teorema de combinacin) 1 . (X +Y)(X + Y) = X + XY + XY = X 14. XY + XZ + YZ = XZ + YZ (Consenso) El teorema onoce como la ley distributiva para tres variables. Demostracin teorema 12: XY + XY = X Utilizando la ley distributiva para tres variables XY + XY= X(Y+Y) Aplicando el t eorema 8 se tiene, XY + XY= X1 Dando como resultado, XY + XY= X Esta expresin indica la suma de dos productos cannicos adyacentes, es decir que difieren en una sola de las variables, se reduce al producto de los dems trminos suprimindose dicha vari able. El teorema 13 es otro caso del teorema de combinacin. Los teoremas 12 y 13 se utilizarn en las lecciones siguientes de forma sistemtica para sintetizar circu itos lgicos con los mtodos de mapas de karnaugh y el algortimo de Quine-McCluskey. f. Teoremas de DeMorgan Los teoremas de DeMorgan demuestran la equivalencia ent re las puertas NAND y negativa - OR, y las puertas NOR y negativa AND.

Diseo Digital para Ingeniera 28 1. El complemento de la suma de variables es igual al producto de los complement os de las variables. (X1 + X2 +.....+ Xn) = X1 X2 ..... Xn En el caso de dos variab es se tiene, (X + Y) = X Y El circuito equivalente a la ecuacin anterior se muestra en la figura 22. Figura 22. Smbolo lgico para la compuerta NOR. Ejemplo: Obtener una compuerta OR u tilizando compuertas NAND. Y = (A + B) = [(A + B)] = (AB)

Figura 23. Compuerta OR utilizando compuertas NAND 2. El complemento del product o de variables es igual a la suma de los complementos de las variables. (X1 X2 .. ... Xn) = X1 + X2 + .....+ Xn En el caso de dos variables se tiene, (X Y) = X + Y E cuito equivalente en dos variables a la ecuacin se muestra en la figura 24. Figura 24. Smbolo lgico para la compuerta NOR. Ejemplo: Obtener una compuerta AND utilizando compuertas NOR. Y = AB = [(A.B)] = (A+B)

Diseo Digital para Ingeniera 29 Figura 25. Circuito lgico para la compuerta AND Tabla 8.1. Propiedades, Tablas y Representacin Grfica del Algebra de Boole

Diseo Digital para Ingeniera 30 2.3. Simplificacin de Expresiones Lgicas El objetivo de la simplificacin de expresi ones lgicas es reducir la expresin al menor nmero posible de trminos. Las expresione s lgicas se pueden simplificar utilizando los teoremas anteriores. Ejemplo: 1. F = ABC + ABC; F = AB(C + C); F = AB 2. F = (A+B)(A+B); F = AA + AB + AB + BB; F = AB + AB 3. F = [(A + C)(B + D)]; F = (A + C)+(B + D); F= AC + BD

4. F = (X + Z)(Z + WY) + (VZ + WX)(Y + Z); F = (X + Z)[Z(W + Y)] + [(VZ + WX WXZ + XYZ + ZZW + ZZY + WXYZ F = WXZ + XYZ + WZ + YZ + F = Z(W + Y) 2.4. Implementacin de Funciones Lgicas mediante Compuertas.

Diseo Digital para Ingeniera 31 La forma ms fcil de encontrar la expresin de un circuito lgico consiste en comenzar con las entradas situadas ms a la izquierda e ir avanzando hasta la salida de cad a compuerta lgica, obteniendo la expresin para cada una de ellas. Al final del rec orrido se debe tener la expresin para todo el circuito. La expresin resultante pod emos simplificarla para obtener una ms sencilla y as obtener un circuito ms reducid o. Ejemplo Encontrar la expresin para el circuito de la figura 26.

Figura 26. Smbolo lgico para la compuerta NOR. 1. La expresin de la compuerta NOR s ituada a la izquierda cuyas entradas son A y B es (A+B). Esta es la primera entra da de la compuerta AND situada a la derecha. 2. La expresin de la compuerta AND c uyas entradas son (A+B) y C es (A+B)C. 3. La salida de la compuerta AND es la prime ra entrada de la compuerta OR del extremo derecho. Por lotanto, la expresin de es ta compuerta OR es [(A+B)C]+D. 2.5. Sntesis de Diseo de Circuitos Combinacionales Snt esis se entiende como la obtencin de circuitos lgicos, a partir de una descripcin i nicial que utiliza el lenguaje convencional y luego es transferida a una tabla d e verdad. Una tabla de verdad es una representacin bsica de una funcin lgica, en la cual se listan las salidas del circuito lgico para las posibles combinaciones de entrada. Las combinaciones de entrada estn ordenadas por renglones (lneas) y cada rengln contiene su salida respectiva. Por ejemplo, la tabla de verdad para una fu ncin lgica de 3 variables, tendr 8 lneas para 8 combinaciones de entrada, conteniend o cada lnea, su salida respectiva. En la tabla 9. Se ilustra una funcin de 3 varia bles para el caso mencionado. Rengln o lnea A B C Funcin de salida Mintrmino Maxtrmino 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 F(0,0,0) F(0,0,1 ) F(0,1,0) F(0,1,1) F(1,0,0) F(1,0,1) F(1,1,0) F(1,1,1) A'B'C' A'B'C A'BC' A'BC AB' ' ABC A+B+C A+B+C' A+B'+C A+B'+C' A'+B+C A'+B+C' A'+B'+C A'+B'+C' Tabla 9. Funciones de salida, Maxtrminos y Mintrminos 2.6. Mtodos para Sintetizar C ircuitos Lgicos

Diseo Digital para Ingeniera 32 Los mtodos para sintetizar circuitos lgicos requieren en primer lugar, la comprens in de algunos conceptos, entre ellos: Literal: Variable o el complemento de una variable. Ejemplo: X, Y, X, Y.

Dominio de una expresin booleana: Es el conjunto de variables contenido en una ex presin booleana. Ejemplo: Determine el dominio de la expresin XYZ + XYZW. El dominio , Y, Z, W.

Trmino normal: Un producto o trmino suma en donde ninguna variable aparece repetid a. Ejemplo de trmino repetido: XYY, ZXXY Ejemplo de trmino no repetido: XYZ, ZY

Trmino producto: Un solo literal o el producto lgico (multiplicacin booleana) de do s o ms literales. Ejemplo: X, XY, ZY, XYZ Un trmino producto es 1 slo para una comb e valores de las variables. Ejemplo: El trmino producto XY'Z es 1 slo para X=1, Y=0 y Z=1 y es 0 para el resto de combinaciones. El valor en binario ser 101 5 en dec imal. Trmino suma: Un solo literal o una suma lgica (suma booleana) de dos o ms literales . Ejemplo: X, X + Y,X+Z, X+Y+Z, X+Y+Z Un trmino suma es 1 cuando cualquier literal que lo compone es 1. Ejemplo: El trmino X+Y+Z es 0 para X=0 Y=1 Z=1 y es 1 para el res to de combinaciones. El valor en binario ser 011 3 en decimal. Suma de productos: Suma lgica de trminos productos (Ver tabla 9). Ejemplo: X+ XY + ZY + XYZ Forma estndar de la suma de productos: Una suma de productos no se encuentra e n su forma estndar cuando alguno de los trminos producto no contiene alguna de las variables del dominio de la expresin. Ejemplo

Diseo Digital para Ingeniera 33 XYZ + XYZW. El dominio es X, Y, Z, W. El primer trmino producto no contiene el litera W'. Ejemplo X'YZ'.W + XYZW. En cada uno de los trminos de la expresin aparecen toda as variables del dominio. Por lo tanto, la suma de productos est en su forma estnd ar.

Producto de sumas: Producto lgico de trminos suma (Ver tabla 9). Ejemplo: X(X+Y)(X+Z) Y+Z)(X+Y+Z). Forma estndar del producto de sumas: Un producto de sumas no se encuent ra en su forma estndar cuando alguno de los trminos suma no contiene alguna de las variables del dominio de la expresin. Ejemplo (X+W+Z )(X'+Y+Z+W )(X+Y). El dominio e s X, Y, Z, W. El primer trmino suma no contiene el literal Y Y'. El tercer trmino suma no contiene los literales Z Z' y W W'. Ejemplo (X'YZ'.W)(XY'ZW). En cada uno d os trminos de la expresin aparecen todas las variables del dominio. Por lo tanto, el producto de sumas est en su forma estndar.

Mintrmino: Es un trmino de producto con n literales en el cual hay n variables. De n variables obtenemos 2n mintrminos. Ejemplo de mintrminos de 3 variables: XY.Z, X.Y X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z. (Ver tabla 9.).

Maxtrmino: Es un trmino de suma con n literales en el cual hay n variables. De n v ariables obtenemos 2n maxtrminos. (Ver tabla 9.). Ejemplo de maxtrminos de 3 varia bles: X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z. (Ver tabla 2.2.1.). Los mtodos existentes para sintetizar circuitos lgicos son: Suma de productos (SDP). Producto de sumas (PDS). Mapas de Karnaugh. Algoritmo d e Quine McCluskey.

Diseo Digital para Ingeniera 34 a. Mtodo de Suma de Productos (SDP) La suma de productos de una funcin lgica es la suma de los mintrminos correspondientes a las lneas de la tabla de verdad para las que la funcin produce una salida igual a 1. La funcin obtenida es la suma de prod uctos. Ejemplo Obtener la suma de productos para la funcin lgica de la tabla 10. Ln ea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Funcin de salida F1 0 0 1 0 1 1 0 1 Tabla 10. Tabla de verdad para la funcin lgica F1 La funcin puede ser expresada con formando un trmino mnimo por cada combinacin de variables que producen un 1 en la f uncin para luego obtener la suma de todos los trminos. La funcin lgica para la tabla 2.3.1 se determina expresando las combinaciones 010, 100, 101 y 111 como A'BC', AB 'C', AB'C y ABC: F1= A,B,C( 2,4,5,7)= A'BC' + AB'C' + AB'C + ABC. Cada mintrmino de la funcin anterior representa una compuerta AND de tres entradas y la implementacin de la funcin es posible a travs de la aplicacin de la operacin OR a las salidas de las cuatro compuertas AND. Por tanto, el nmero total de compuer tas AND depender del total de mintrminos de la expresin. El circuito se muestra en la figura 27. Figura 27. Circuito lgico para la funcin lgica F1. En una suma de productos se cump le la igualdad de la funcin al valor lgico 1 si al menos uno de sus trminos product os es igual a 1.

Diseo Digital para Ingeniera 35 Ejemplo Obtener la suma de productos para la funcin lgica de la tabla 11. A 0 0 1 1 B 0 1 0 1 F2 0 1 1 0 Tabla 11. Tabla de verdad de la funcin F2. En la tabla de verdad existen dos cond iciones para las cuales la salida es 1. Estas son las siguientes: 1. La primera se presenta cuando A es Bajo(0) y B es Alto(1). El resultado 1 de esta condicin s e puede expresar como el producto lgico: AB 2. La segunda condicin se presenta cuand o A es 1 y B es 0. Esta condicin ocasiona un resultado 1, si el producto lgico es: AB Como cualquiera de estas dos (2) condiciones hace que la salida sea 1, entonce s la funcin lgica que los representa es la suma lgica de los productos anteriores: F2= AB + AB = A B La representacin de la funcin anterior con compuertas OR y AND se muestra en la fi gura 28. Figura 28. Funcin F2 utilizando compuertas AND Y OR Esta funcin corresponde a la f uncin OR exclusiva, cuya compuerta se representa en la figura 11.

Diseo Digital para Ingeniera 36 Ejemplo Obtener la funcin SDP para la funcin lgica de la tabla 12. Simplificar la f uncin y dibujarla. A B F3 0 0 1 1 0 1 0 1 1 0 0 1 Tabla 12. Tabla de verdad de la funcin F3 Utilizando suma de productos para las ln eas 1 y 4 de la tabla se obtiene, F3=A'B'+ AB, simplificando F3=(A+B) + AB F3= (A B)' El circuito lgico de la funcin anterior se muestra en la figura 29. Figura 29. Funcin F3 utilizando compuertas AND, NOR y OR. El smbolo lgico de la com puerta NEXOR - Se muestra en la figura 14. Conversin de una expresin lgica a format o de suma de productos La metodologa empleada en la transformacin de una suma de p roductos a su forma estndar se basa en el teorema 6, que establece que una variab le sumada con su complemento es siempre igual a 1; A + A' = 1. Los pasos son los siguientes: 1. Los trminos producto que no contengan la(s) variable(s) del domin io, multiplicarlos por un trmino formado por dicha variable ms el complemento de l a misma (teorema 6). 2. Repetir el paso 1 para todos los trminos de la expresin qu e no contengan todas las variables (o sus complementos) del dominio. Resolver lo s trminos intervenidos. Ejemplo Convertir la expresin booleana AB.C' + BC + A' a su forma estndar. El dominio de la expresin es el conjunto de variables A, B y C. Se observa la falta de formato estndar para el segundo y tercer trmino producto. Sobr e ellos se aplicar el procedimiento, para luego volver a agrupar toda la expresin:

Diseo Digital para Ingeniera 37 Trmino BC BC = BC (A+A') = ABC + A'BC Trmino A A' = A'(C+C') = A'C+A'C' ; la exp ne el formato estndar, entonces multiplicamos cada trmino por (B+B') A'C(B+B') +A'C'(B +B') = A'BC + A'B'C + A'BC' + A'B'C' La expresin en su formato estndar es: AB.C' + ABC + A'BC + A'BC + A'B'C + A'BC' + A'B'C' b. Mtodo de producto de sumas (PDS) e sumas de una funcin lgica es la multiplicacin de los maxtrminos correspondientes a las lneas de la tabla de verdad para las que la funcin produce una salida igual a 0. La funcin obtenida es el producto de sumas. Ejemplo Obtener el producto de su mas para la funcin lgica de la tabla 13. Rengln o lnea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C Funcin de salida F4 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 Tabla 13. Tabla de verdad para la funcin lgica F4 La funcin puede ser expresada con formando un trmino mximo para cada combinacin de variables que producen un 0 en la funcin y luego obtener el producto de todos los trminos. La funcin lgica para la tab la 2.3.4 se determina expresando las combinaciones 000, 001, 011 y 110 como (A+B +C),(A+B+C'),(A+B'+C') y (A'+B+C). La funcin lgica es la siguiente: F4= A,B,C( 0,1,3,4)= (A+B+C)(A+B+C')(A+B'+C')(A'+B+C). Cada maxtrmino de la funcin anterior representa una compuerta OR de tres entradas y la implementacin de la funcin es posible a travs de la aplicacin de la operacin AND a las salidas de las cuatro compuertas AND. Por tanto, el nmero total de compuer tas AND depender del total de mintrminos de la expresin. El circuito se muestra en la figura 30.

Diseo Digital para Ingeniera 38 Figura 30. Circuito lgico para la funcin lgica F4 Un producto de sumas es igual a 0 si al menos uno de los trminos suma es igual a 0. Ejemplo Obtener el producto de sumas para la funcin lgica de la tabla 14. A 0 0 1 1 B 0 1 0 1 F5 0 1 1 0

Tabla 14. Tabla de verdad de la funcin EXOR Considere el complemento de la funcin de Boole F5. Este puede obtenerse de la tabla 14. Formando un trmino mnimo por cad a combinacin que produce un cero y luego haciendo la suma de los trminos. El compl emento de F5 se expresa as: F5' = A'B' + AB La expresin F5 se obtiene la negar F5': F5 = (F5')' = (A'B' + AB)' =(A'B')'(AB)' = [(A')'+(B')'](A'+B') = (A+B)(A'+B') Si cual uiera de los trminos del PDS es cero, la funcin es cero. De los 2 mtodos anteriores , se pueden escoger algunos criterios para aplicar un mtodo u otro, siendo estos los siguientes: Si en la ltima columna de la tabla de verdad, o sea en la columna que indica los resultados, s predominan los ceros es ms conveniente utilizar las suma de producto s. Si en la columna que indica los resultados, predominan los unos, es ms conveni ente utilizar el mtodo del producto de sumas.

Diseo Digital para Ingeniera 39 c. Mapas de Karnaugh Un mapa de Karnaugh es una representacin grfica de una funcin lgica a partir de una tabla de verdad. El nmero de celdas del mapa es igual al nmer o de combinaciones que se pueden obtener con las variables de entrada. El Mapa d e Karnaugh representa la misma tabla de verdad a travs de una matriz, en la cual, en la primera fila y la primera columna se indican las posibles combinaciones d e las variables. Los mapas se pueden utilizar para 2, 3, 4 y 5 variables.

Figura 31. Mapa de Karnaugh para 2, 3 y 4 variables. Analicemos el mapa para cua tro variables, las dos primeras columnas (columnas adyacentes) difieren slo en la variable d, y c permanece sin cambio, en la segunda y tercera columna (columnas adyacentes) cambia c, y d permanece sin cambio, ocurre lo mismo en las filas. E n general se dice que... Dos columnas o filas adyacentes slo pueden diferir en el estado de una de sus variables Observa tambin que segn lo dicho anteriormente la primer columna con la ltima seran adyacentes, al igual que la primer fila y la ltim a, ya que, slo difieren en una de sus variables. Mapa de Karnaugh empleando Suma de Productos (SDP) La simplificacin de expresiones lgicas mediante el mapa de Karn augh utiliza un mtodo grfico basado en la Suma de Productos. Mapa de Karnaugh de t res variables El mapa de Karnaugh se construye a partir de la tabla de verdad de la funcin lgica. El mapa por medio de una matriz de 8 celdas, representa los ocho mintrminos posibles que se pueden obtener con tres variables, en un arreglo de u na matriz de 2x4. Por tanto, la primera fila contiene el primer valor posible (" 0") y la segunda fila el valor ("1"). Las variables 2 y 3 se agrupan por columna y se distribuyen en las cuatro columnas de acuerdo a las combinaciones posibles para obtener los mintrminos requeridos. Sus valores son 00, 01, 10 y 11. Por eje mplo, la celda m2 corresponde al mintrmino 2, ubicado en la fila 0 y la columna 1 0. La unin de estos dos nmeros da el nmero 010, cuyo equivalente es el trmino ABC e imal 2. La tabla 15. Muestra el mapa de Karnaugh para 3 variables. Lnea A B C Min trmino Mintrmino Funcin de

Diseo Digital para Ingeniera 40 mx 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 ABC ABC ABC A m3 m4 m5 m6 m7 Salida F(0,0,0) F(0,0,1) F(0,1,0) F(0,1,1) F(1,0,0) F(1,0,1) F(1, 1,0) F(1,1,1) (a) (b) Tabla 15. Mapa de tres variables (c) La caracterstica de ordenamiento de un mapa de Karnaugh radica en el cambio de un solo BIT en los trminos de las celdas adyacentes de filas y columnas. En la tabl a 15. Las entradas BC se colocan secuencialmente, cambiando cada vez una sola va riable, por eso resulta el orden: 00, 01, 11 y 10. En la interactividad 2.4.1., la pulsacin de cada cuadro activa el mintrmino correspondiente. Por ejemplo, la va riable C est negada en m4 y m5 no lo est, mientras que A y B no cambia. Las celdas de los bordes superior e inferior e izquierdo y derecho tambin cumplen esta cond icin al agruparlas unas a otras. En el teorema 12 de la leccin 1, se demuestra que la suma de los trminos mnimos en celdas adyacentes pueden ser simplificadas en un trmino AND de dos literales. Por consiguiente, aplicando el teorema para los trmi nos m4 y m5 del mapa se tiene: m4 + m5 = ABC + ABC = AB(C+C) = AB Los trminos m4 y m6 se pueden asociar de la misma forma: m4 + m6 = ABC + ABC = AC(B+B) = AC Ejemplo Simplificar la funcin F1= (m3, m4, m5, m6, m7). F1 = (m3, m4, m5, m6, m7) = ABC + ABC+ ABC + ABC+ ABC

Diseo Digital para Ingeniera 41 Aplicando el teorema 6 de la leccin 1 para el trmino ABC.

F1 = (m3, m4, m5, m6, m7) = (m4, m5, m6, m7) + (m3, m7) = [ABC+ ABC + ABC+ A El primer trmino en la sumatoria es el grupo 1 y el segundo trmino corresponde al grupo 2. En un mapa de karnaugh, los mintrminos de cada grupo se relacionaran a tr avs de lazos independientes. Desarrollando la expresin, F1 = [AB(C+C) + AB(C+ C)] + [BC(A+A)]= AB(1) + AB(1) + BC(1) = A(B+B) + B El mapa se construye colocando un 1 en las celdas correspondientes a los mintrmin os presentes en la funcin de salida. Por ejemplo, para el trmino F(1,1,0)= ABC = 1 se situara un 1 en la celda 110. Para los mintrminos no presentes en la funcin se pon e un 0. Por ejemplo el trmino F(0,0,1)= AB'C = 0, ser una celda con valor 0 en la cel da 001. Despus de situar los unos en el mapa, se procede con la agrupacin de 1s, l a determinacin del trmino producto correspondiente a cada grupo y la suma de los tr minos producto obtenidos. La determinacin del trmino producto se realiza de acuerd o los siguientes criterios: 1. Una celda representa un mintrmino, dando como resu ltado un trmino de cuatro literales. 2. Dos celdas agrupadas pueden representar l a asociacin de dos mintrminos, dando como resultado un trmino de dos literales. 3. Cuatro celdas agrupadas pueden representar la asociacin de cuatro mintrminos, dand o como resultado un trmino de un literal. 4. Ocho celdas agrupadas representan un valor de funcin igual a 1.

Diseo Digital Ejemplo Sea la mapa. La tabla 7 A 0 0 0 0 1 1

para Ingeniera 42 funcin del ejemplo anterior, simplificarla por medio del mtodo del de verdad del ejemplo anterior es la siguiente, Lnea 0 1 2 3 4 5 6 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Salida F 0 0 0 1 1 1 1

Tabla 16. Tabla de verdad de la funcin F1. El mapa de Karnaugh se configura de ac uerdo a los mintrminos iguales a 1 y las celdas se agrupan tal como en la figura 32 Figura 32. Mapa de Karnaugh de la funcin F1. El primer grupo se forma con los min trminos m4, m5, m6 y m7 y el segundo grupo con los mintrminos m3 y m7. Del primer grupo resulta el trmino A, ya que, para las cuatro columnas de la tabla existen t ransiciones entre las variables B y C. El segundo grupo da como resultado el trmi no BC por el cambio existente en la variable A. En total, la funcin queda reducid a a la expresin: F1 = A + BC Mapa de Karnaugh de cuatro variables La construccin de un mapa de Karnaugh de 4 v ariables es similar al de 3 variables. La diferencia radica en el nmero de variab les de entrada. El mapa por medio de una matriz de 16 celdas, representa los 16 mintrminos posibles (24) que se pueden obtener con cuatro variables de entrada, e n un arreglo de 4 x 4. La disposicin de celdas en el mapa se muestra en la tabla 17.

Diseo Digital para Ingeniera 43 Lnea 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Mintrmino Mintrmino mx ABCD ABCD ABCD ABCD ABC m13 m14 m15 Funcin de Salida F(0,0,0,0) F(0,0,0,1) F(0,0,1,0) F(0,0,1,1) F(0,1,0 ,0) F(0,1,0,1) F(0,1,1,0) F(0,1,1,1) F(1,0,0,0) F(1,0,0,1) F(1,0,1,0) F(1,0,1,1) F(1,1,0,0) F(1,1,0,1) F(1,1,1,0) F(1,1,1,1) (a) (b) Tabla 17. Mapa de cuatro variables (c)

Por ejemplo, la celda m9 corresponde al mintrmino 9, ubicado en la fila 10 y la c olumna 01. La unin de estos dos nmeros da el nmero 1001, cuyo equivalente es el trmi no ABCD - el decimal 9. La minimizacin por medio de un mapa de 4 variables se puede ef ctuar con las celdas adyacentes entre s y las celdas de los bordes que se pueden concatenar para reducir la expresin. Por ejemplo, m13 y m15 son celdas adyacentes as como m0, m8, m2 y m10.

Diseo Digital para Ingeniera 44 El mapa se construye colocando un 1 en las celdas correspondientes a los mintrmin os presentes en la funcin de salida. Por ejemplo, para el trmino F(1,1,0,0)= ABCD = 1 e situara un 1 en la celda 1100. Para los mintrminos no presentes en la funcin se p one un 0. Por ejemplo el trmino F(1,1,1,1)= ABCD = 0, ser una celda con valor 0 en la celda 1111. Igual que en el mapa de 3 variables, se procede con la agrupacin de 1s, la determinacin del trmino producto correspondiente a cada grupo y la suma de los trminos producto obtenido. Las reglas para reducir trminos en un mapa de Karna ugh de 4 variables son las siguientes: 1. Una celda representa un mintrmino, dand o como resultado un trmino de cuatro literales. 2. Dos celdas agrupadas pueden re presentar la asociacin de dos mintrminos, dando como resultado un trmino de tres li terales. 3. Cuatro celdas agrupadas pueden representar la asociacin de cuatro min trminos, dando como resultado un trmino de dos literales. 4. Ocho celdas agrupadas pueden representar la asociacin de ocho mintrminos, dando como resultado un trmino de un literal. 5. Diecisis celdas agrupadas pueden representan un valor de funcin igual a 1. Ejemplo Simplquese la funcin de Boole F2= (m1, m3, m8, m10, m12, m14) Figura 33. Mapa de Karnaugh de la funcin F2. El primer grupo se forma con los min trminos m1 y m3 y el segundo grupo se forma con los mintrminos m8, m10 y m12, m14. Del primer grupo resulta el trmino ABD ya que en la columna 1 no se presentan cambio s para las variables A y B y se presenta transicin en la variable C en las column as 2 y 3. El segundo grupo da como resultado el trmino AD. La razn radica en la simp lificacin de la variable B en la tercera y cuarta fila y en la variable C en la p rimera y cuarta columna. Sumando los mintrminos obtenidos se obtiene la ecuacin si mplificada: F2 = ABD + AD

Diseo Digital para Ingeniera 45 Mapas de Karnaugh empleando Producto de Sumas (PDS) La simplificacin de expresion es lgicas mediante el mapa de Karnaugh tambin es posible mediante el mtodo de produ cto de sumas. En este mtodo, cada celda representa un maxtrmino. La construccin del mapa es similar a la suma de productos. La diferencia radica en que cada celda representa un maxtrmino. Por ejemplo, la celda m2 corresponde al maxtrmino 2, ubic ado en la fila 0 y la columna 10. La unin de estos dos nmeros da el nmero 010, cuyo equivalente es el trmino A+B+C. La figura 34. Muestra el mapa de Karnaugh para 3 variables.

Figura 34. Mapa de tres variables. La representacin de la funcin lgica se hace simp lemente copiando los ceros de la tabla de verdad en las celdas del mapa. Este mto do es ms apropiado cuando en la columna de resultados de la tabla de verdad predo minan los ceros. Ejemplo Utilizar el mapa de Karnaugh para minimizar el producto de sumas, F3 = (A+B+C)(A+B+C)(A+B+C)(A+B+C) Los maxtrminos se trasladan a cada una d as celdas del mapa de Karnaugh y las celdas se agrupan tal como en la figura 35. Figura 35. Mapa de Karnaugh de la funcin F3 El trmino suma para cada grupo se mues tra en la figura y la suma de productos resultante es:

F3 = C Ejemplo Utilizar el mapa de Karnaugh para minimizar el producto de sumas, F4 = (A+B+C+D)(A+B+C)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+B+C+D)(A+

Diseo Digital para Ingeniera 46 El segundo trmino tiene que ampliarse a (A+B+C+D)(A+B+C+D). La funcin completa se pasa al mapa de karnaugh mostrado en la figura 36. Figura 36. Mapa de Karnaugh de la funcin F4 El trmino suma para cada grupo se mues tra en la figura 2.4.5. y el producto de sumas resultante es: F4 = (A+C+D)(B'+D')(A'+D') Condiciones de No Importa Hasta el momento se ha asumido que la funcin es igual a 0 en los casos donde la funcin no es igual a 1. En algunas aplicaciones esta sup osicin no es siempre verdadera ya que existen combinaciones de entrada que no pre sentan. En un mapa de Karnaugh estas combinaciones de entrada sirven de herramie nta para simplificar la funcin y su representacin se hace por medio de una X en la celda del mapa. Segn la agrupacin que convenga se asume un valor de 1 0 para la X con el fin de obtener la expresin ms simple. Ejemplo Simplificar la funcin de Bool e F5 = (m0, m4, m7, m9) con condiciones de importa, NI = (m1, m5, m11, m14). Los mintrminos se marcan con un 1, las condiciones de no importa con una X y las celdas restantes con 0. El mapa de Karnaugh de la funcin F5 se muestra en la figu ra 37.

Diseo Digital para Ingeniera 47 Figura 37. Mapa de Karnaugh de la funcin F5 En suma de productos obtenemos, F5 = ACD + A'BC + ABCD + AB'D d. Algoritmo de Quine McCluskey El empleo del mapa eniente cuando la funcin a minimizar no contiene ms de cinco o seis variables. En estos casos, empleamos un procedimiento sistemtico, llamado el algoritmo de QuineM cCluskey, el cual produce una expresin normalizada y simplificada. El algoritmo d ebe obedecer a un conjunto de pasos que se vern a travs de un ejemplo. Ejemplo Sim plificar la funcin de Boole usando el algoritmo de Quine-McCluskey.

F1 = (m1, m2, m3, m6, m7, m8, m9, m10, m15) ABCD + ABCD+ ABCD + ABCD+ 1. Enumerar en una tabla todos los mintrminos en forma binaria, organizados segn e l nmero de unos que contenga. La aplicacin de este paso se muestra en la tabla 18. Mintrminos 1 2 8 3 6 9 10 7 15 A B C D 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 1 1 1 1 1 1 1 Grupo Grupo 1 Grupo 2 Grupo 3 Grupo 4 Tabla 18. Mintrminos agrupados segn la cantidad de unos

Diseo Digital para Ingeniera 48 2. Entre los grupos adyacentes buscar los mintrminos que slo difieren en un bit en la misma posicin, para hallar los primeros implicantes primos. La metodologa cons iste en comparar el primer mintrmino con el resto de los trminos del segundo grupo . As, los trminos del segundo grupo se comparan con los mintrminos del grupo siguie nte. De la forma anterior, se procede con los dems mintrminos de los dems grupos. L os mintrminos utilizados se les pone una marca ( ) con el fin de ir diferenciando los trminos utilizados y la variable apareada en el proceso se reemplaza con un g uin para denotar la eliminacin de la variable. Los trminos no marcados en la tabla son los primeros implicantes primos (PIX). Los mintrminos utilizados se les pone una marca ( ) con el fin de ir diferenciando los trminos utilizados y la variable apareada en el proceso anterior se reemplaza con un guin para denotar la eliminac in de la variable. Mintrmino 1 2 8 3 6 9 10 7 15 A 0 0 1 0 0 1 1 0 1 B 0 0 0 0 1 C 0 1 0 1 1 0 1 1 1 D Mintrmino A B C D PIx Mintrmino A B C D PIx 1 13 0 0 - 1 PI2 26 - 3-7 0 - 1 - PI1 0 19 - 0 0 1 PI3 2-3 - 6-7 0 - 1 0 23 0 0 1 1 26 0 - 1 0 0 210 0 1 0 PI4 1 89 1 0 0 - PI5 0 8-10 1 0 - 0 PI6 1 37 0 - 1 1 1 67 0 1 1 7-15 - 1 1 1 PI7 Tabla 19. Implicantes primos de la funcin F1 3. Construir una tabla que enumere l os implicantes primos y los mintrminos contenidos por cada implicante primo. La l etra X en la tabla 20 indica el mintrmino contenido en cada implicado por fila. P or ejemplo, en la tabla se observa en el primer rengln los mintrminos 2, 3, 6 y 7 para el primer implicante primo. El resto de la tabla se construye de forma simi lar. Implicante 1 2 3 6 7 8 9 10 15 Primo * PI1 XXXX PI2 X X PI3 X X PI4 X X PI5 XX PI6 X X * PI7 X X Tabla 20. Seleccin de implicantes primos esenciales

Diseo Digital para Ingeniera 49 En la tabla se seleccionan las columnas de los mintrminos que contengan solamente una cruz. En este ejemplo, hay dos mintrminos cuyas columnas tienen una sola cru z: 6 y 15. Es decir, la seleccin del primer implicado PI1 (AC) garantiza que el trmi no mnimo 6 est incluido en la funcin. De la misma forma, el trmino mnimo 7 est cubiert o por el primer implicado PI7 (A'BCD). Los primeros implicados que cubren los mintrm inos con una sola cruz, se llaman primeros implicados esenciales (en la tabla se encuentran marcados con un asterisco) y son indispensables en la construccin de la funcin. 4. Seleccionar en cada columna los mintrminos que estn cubiertos por los primeros implicados esenciales. Por ejemplo, el primer implicado esencial * PI1 (AC) cubre los mintrminos 2, 3, 6 y 7. De la misma forma, el primer implicado esen cial *PI7 (A'BCD) cubre los mintrminos 7 y 15. Hasta el momento la seleccin de primer os implicados cubre los mintrminos 2, 3, 6, 7 y 15 excepto 1, 8, 9 y 10. Estos trm inos mnimos deben ser seleccionados por medio de otros primeros implicados esenci ales. En la tabla 2.5., la seleccin de los primeros implicados PI3 y PI6 garantiz a el cubrimiento de los trminos mnimos 1, 8, 9 y 10. En la tabla 21 se muestra el proceso de seleccin. Implicante Primo 1 8 9 10 PI2 X *PI3 X X PI4 X PI5 X X *PI6 X X Tabla 21. Seleccin de primeros implicados esenciales La funcin simplificada se obtiene de la suma de los primeros implicados hallados: F= PI1 + PI3 +PI6 + PI7 F= (0-1-) + (-001) + (10-0) + (-111) F = A'C + BCD + ABD + BCD

Diseo Digital para Ingeniera 50 3. Circuitos Lgicos Combinacionales Los circuitos lgicos se dividen en combinacion ales y secuenciales. Los circuitos combinacionales consisten en variables de ent rada, compuertas lgicas y variables de salida que cumplen funciones intermedias d e mediana escala de integracin. El nivel de complejidad de los sistemas combinaci onales puede llegar al caso de millones de entradas, dispositivos, interconexion es y salidas. La comprensin de estos circuitos se hace por medio de la divisin en subsistemas o estructuras ms simples. Hay esencialmente tres tipos de funciones e n el diseo de circuitos lgicos combinacionales: a. Funciones aritmtico lgicas (ALU): Encargados de realizar operaciones locales entre dos datos de n bits. (Sumadore s, restadores, multiplicadores y operaciones lgicas bit a bit). b. Funciones de r uta de datos: Guan el trfico de datos e instrucciones entre las distintas partes d e un sistema de clculo (de memoria a unidad aritmtica, etc,..). Su clave es el carc ter controlado del movimiento a travs de compuertas que se abren o cierran de for ma sincrnica, en general, de acuerdo con pulsos de un reloj. (multiplexores, demu ltiplexores). c. Circuitos cambiadores de cdigo: Para cada tipo de proceso existe una representacin digital de la informacin que es ms adecuada que otras. Su ejempl o ms general es el de las memorias de solo lectura (ROM), que son en realidad cir cuitos que sintetizan funciones mltiples de forma que cada bit de la palabra de s alida puede ser una funcin lgica cualquiera de todos los bits de entrada. 3.1. Cir cuitos Aritmticos El diseo de sistemas digitales involucra el manejo de operacione s aritmticas. A continuacin se implementarn los circuitos de suma y resta de nmeros binarios. La suma o adicin binaria es anloga a la de los nmeros decimales. La difer encia radica en que en los nmeros binarios se produce un acarreo (carry) cuando l a suma excede de uno mientras en decimal se produce un acarreo cuando la suma ex cede de nueve(9). Del grfico de la figura 1 podemos sacar las siguientes conclusi ones: 1. Los nmeros o sumandos se suman en paralelo o en columnas, colocando un nm ero encima del otro. Todos los nmeros bajo la misma columna tienen el mismo valor posicional. 2. 2. El orden de ubicacin de los nmeros no importa (propiedad conmut ativa). En la figura 38 se indican las reglas que rigen la suma binaria y en la figura 40 se muestra un circuito lgico llamado semisumador, que suma 2 bits (A y B) que genera un bit de suma y un bit de acarreo cuando este se produce.

Diseo Digital para Ingeniera 51 Figura 38. Reglas para la suma binaria La resta o sustraccin de nmeros binarios es similar a los nmeros decimales. La diferencia radica en que, en binario, cuando el minuendo es menor que el sustraendo, se produce un prstamo o borrow de 2, mien tras que en decimal se produce un prstamo de 10. Al igual que en la suma, el proc eso de resta binaria, se inicia en la columna correspondiente a la de los dgitos menos significativos. En la figura 39 se indican las reglas que rigen la resta b inaria. Figura 39. Reglas para la resta binaria Semisumador: La operacin de un Semisumado r conforme a las reglas de la suma binaria mostradas en la figura 38 se puede si ntetizar mediante las siguientes 2 operaciones booleanas: =A(xor)B (suma) Co=AB (acarreo) Para realizar una suma binaria donde be implementar un circuito que tenga so del sumador completo (Figura 42). y B son distintas. El bit de acarreo Por consiguiente, la salida S puede AB + AB = A B se tenga presente un carry de entrada se de presente esta nueva variante; como es el ca El bit de suma es 1, slo si las variables A Co es 0 a no ser que ambas entradas sean 1. expresarse en trminos de la operacin EXOR: =

Figura 40. Smbolo y Circuito Lgico Semisumador

Diseo Digital para Ingeniera 52 Sumador Completo: El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. El sumador completo ti ene 3 entradas que se suman y son: A, B, y Cin (entrada de arrastre), y las sali das habituales y Co (suma y salida de arrastre) La tabla 22 muestra la tabla de verdad del sumador completo. Las entradas A, B y Cin denotan al primer sumando, el segundo sumando y el acarreo de entrada. Las salidas S y Cout representan a l a suma y el acarreo de salida. A B Cin Cout 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1 Tabla 22. Tabla de Verdad del Sumador Completo

= ABCin + ABCin + ABCin + ABCin = Cin(AB + AB) + Cin (AB + AB) + B)(A + B)) = Cin(AB + AB) + Cin ((AB)(AB)) = Cin(AB + AB) + Cin ( El mapa de karnaugh de la salida Cout se muestra en la figura 41.

Diseo Digital para Ingeniera 53 Figura 41. Mapa para la salida Cout de un Sumador Completo. La salida Cout est da da por: Cout = AB + ACin + BCin Figura 42. Smbolo y Circuito Lgico Sumador Completo Semirrestador: La operacin de u n Semirrestador como el mostrado en la figura 43 se puede resumir mediante las e cuaciones booleanas: Di=AB(neg)+A(neg)B= A(xor)B (diferencia) Bi=A(neg).B (borrow) El circuito tiene dos entradas binarias y dos salidas. La figura 43 muestra el smbolo lgico y el circuito las entradas son A(minuendo) y B(sustraendo) y la salid a Di corresponde a la diferencia y Bo al prstamo de salida. Figura 43. Smbolo y Circuito Lgico Semirrestador Si A B, existen tres posibilidades 0-0=0, 1-0=0 y 11=1. El resultado es el bit de diferencia Di. Si A<B se tiene 01 y es necesario prestar un 1 de la siguiente posicin significativa de la izquier da. El prstamo agrega 2 al bit del minuendo de manera similar cuando en el sistem a decimal se agrega 10 al dgito del minuendo. La tabla de verdad 23. Est dada por las reglas de la resta binaria. A B Bo Di 0 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0 Tabla 23. Tabla de verdad del Restador medio.

Diseo Digital para Ingeniera 54 La salida Di coincide con la operacin EXOR y se puede expresar de la siguiente fo rma: Di = AB + AB La salida Bo est dada por la suma de productos de los trminos presentes en el reng ln 2 de la tabla de verdad: Bo = AB Restador Completo El Restador completo realiza la resta entre dos bits, consider ando que se ha prestado un 1 de un estado menos significativo. En la tabla 24 la s entradas A, B y C denotan el minuendo, el sustraendo y el bit prestado. Las sa lidas Di y Bo representan a la diferencia y el prstamo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Bo 0 1 1 1 0 0 0 1 Di 0 1 1 0 1 0 0 1 Tabla 24. Tabla de verdad del Restador Completo. En las combinaciones del mapa d onde C=0, se tienen las mismas condiciones para el semisumador. La funcin de la s alida Di de un restador es la misma que la salida de un sumador completo: D = ABC + ABC + ABC + ABC = (A B) Cin El mapa de karnaugh de la salida Bo se muestra en la figura 44.

Diseo Digital para Ingeniera 55 Figura 44. Mapa para la salida Bo de un restador completo La salida Bo est dada p or: P = AB + AC + BC El smbolo y circuito lgico se muestra en la figura 45. Figura 45. Smbolo y Circuito Lgico Restador Completo

Diseo Digital para Ingeniera 56 Sumador y Restador de Cuatro Bits Las operaciones aritmticas se pueden implementa r mediante circuitos lgicos. El nivel de sencillez obtenido en los circuitos est d ado por la tcnica de diseo utilizada. La implementacin de una unidad aritmtica que r ealice las operaciones de suma y resta en un slo circuito, es ms simple comparndola con una de dos circuitos para las mismas funciones. La suma de dos nmeros binari os de cuatro bits se realiza de derecha a izquierda, teniendo en cuenta las corr espondientes posiciones significativas y el bit de arrastre (acarreo Cinx). El b it de arrastre generado en cada posicin se utiliza en la siguiente posicin signifi cativa. La figura 46 muestra la suma de dos nmeros de cuatro bits. Figura 46. Suma binaria de cuatro bits En un sumador completo, la suma de un par de bits genera un bit de acarreo. Un sumador de 2 nmeros de n bits se puede impl ementar de la forma descrita a continuacin. Los bits de la posicin menos significa tiva se suman con un acarreo inicial de 0, generando el bit de suma y el de acar reo. El bit de acarreo generado es usado por el par de dgitos en la siguiente pos icin significativa. La suma se propaga de derecha a izquierda segn los acarreos ge nerados en cada sumador y los sumandos presentes. Por consiguiente, la suma de d os 2 nmeros binarios de n bits se puede implementar mediante la utilizacin de n su madores completos. As, para nmeros binarios de dos bits se necesitan dos sumadores completos; para nmeros de cuatro bits cuatro sumadores. En la figura 47 se muest ra un sumador de cuatro bits. Figura 47. Smbolo lgico del sumador en paralelo de cuatro bits El smbolo lgico del s umador de cuatro bits se muestra en la figura 48.

Diseo Digital para Ingeniera 57 Figura 48. Circuito lgico del sumador en paralelo de cuatro bits Un sumador se pu ede modificar en forma de sustractor invirtiendo cada bit del sustraendo y suman do 1 al establecer un acarreo de entrada Cin1. Observese el complementador de la figura 49. Si la entrada de control es igual a S=0, la entrada de datos I pasa sin ningn cambio a la salida. Si S=1, la entrada de datos se complementa. Figura 49. Diagrama de bloque de un complementador El funcionamiento de este ele mento se describe en la tabla de verdad 25. Entradas Salida S 0 0 1 1 I 0 1 0 1 Y 0 1 1 0 Pasa a Y Pasa a Y Complemento a Y Complemento a Y Descripcin Tabla 25.Tabla de verdad de un complementador De la tabla de verdad se observa q ue Y = S I. La figura 50 muestra la funcin EXOR como complementador.

Diseo Digital para Ingeniera 58 Figura 50. Funcin EXOR como complementador Una sola entrada de control S con n lne as de entrada de datos Ii sirve para complementar o no complementar la entrada, segn la operacin de resta o suma binaria. La figura 51 ilustra un complementador d e 4 bits. Figura 51. Complementador de 4 bits El circuito completo de un sumador/restador de 4 bits se representa en la figura 52. Figura 52. Sumador/restador de 4 bits Sumador en BCD

Diseo Digital para Ingeniera 59 La suma en cdigo BCD utiliza las mismas reglas de la suma binaria vistas en la fi gura 38 Si una suma de dos nmeros es menor o igual que 9, el nmero BCD resultante es vlido. Si la suma es mayor que 9, o si se genera un acarreo el resultado no es vlido. En este caso, se suma el nmero binario 0110 para pasar de nuevo al cdigo BC D. Si se genera acarreo al sumar 0110, ste se suma al siguiente grupo de 4 bits. En los siguientes ejemplos se vern los casos que se pueden presentar. Ejemplo Sum ar los nmeros 01000101 (45)10 y 00010010(12)10. La suma de la figura 53 no genera acarreos. Figura 53. Suma BCD sin acarreo. Ejemplo Sumar los nmeros 00111001(39)10 y 01010110(56)10. La suma de los cuatro b its menos significativos de la figura 54 genera acarreo. Figura 54. Suma BCD con acarreo en el dgito BCD menos significativo Ejemplo Sumar los nmeros 01111001(79)10 y 00110101(35)10. La suma de dgito BCD menos significat ivo de la figura 55 genera acarreo, al igual que el segundo dgito BCD. Figura 55. Suma BCD con acarreo en dos dgitos

Diseo Digital para Ingeniera 60 Un sumador BCD es un circuito que suma dos dgitos en BCD. En una suma BCD, la sum a 9+9+1=19 es el valor mximo resultante, siendo el 1 en la suma el acarreo de ent rada. Los dgitos BCD con un acarreo de entrada, se agregan en un sumador binario de cuatro bits para producir la suma binaria. Los nmeros decimales se listan en l a tabla 3.11.1. C1 es el acarreo de la suma de los nmeros A y B de entrada (ver f igura 56) y los dgitos S1 a S4 son el resultado de la suma binaria, donde cada dgi to tiene los pesos 8, 4, 2, 1 del cdigo BCD. Cuando la suma binaria es menor o ig ual a 1001, no se agrega nada a la suma. Cuando el nmero binario es mayor que 100 1 se obtiene una representacin en cdigo BCD no vlida. La suma del nmero binario 0110 a la suma binaria convierte la representacin a un cdigo BCD vlido. En la figura la suma del nmero 0110 se realiza por medio de un segundo sumador inferior. Este cdi go BCD vlido se observa en la tabla 3.11.1 en la columna de suma BCD. Las salidas S5 a S8 representan la suma BCD. C2 es el acarreo de salida de la suma BCD. Suma Binaria 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 Suma BCD 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 C1 S4 S3 S2 S1 C2 S8 S7 S6 S5 Tabla 26. Tabla de verdad del Sumador BCD. El circuito necesario para detectar l a condicin de acarreo o suma binaria mayor a 1001 se obtiene de la tabla de verda d. Cuando C1 es 1 se necesita sumar 0110 o una correcin. Lo mismo entre las combi naciones 1010 y 1111, se tiene una correccin cuando S2=S4=1 S3=S4=1. La expresin lg ica de la correccin es:

Diseo Digital para Ingeniera 61 C2 = C1 + S3S4 + S4S2 El circuito lgico necesario para implementar el sumador BCD se muestra en la figu ra 56 Figura 56. Diagrama de bloques de un sumador BCD Unidad Aritmtica y Lgica (ALU) Una unidad aritmtica lgica puede realizar un conjunto de operaciones aritmticas bsicas y un conjunto de operaciones lgicas, a travs de lne as de seleccin. En ingls ALU significa Arithmetic Logic Unit (Unidad Aritmtica Lgica ). La figura 57. Muestra el diagrama de bloques de una ALU. Figura 57. Diagrama de bloques de una ALU

Diseo Digital para Ingeniera 62 Las cuatro entradas de A se combinan con las de B generando una operacin de salid a de cuatro bits en F. La entrada de seleccin de modo S2 distingue entre las oper aciones aritmticas y lgicas. Las entradas de seleccin S0 y S1 determinan la operacin aritmtica o lgica. Con las entradas S0 y S1 se pueden elegir cuatro operaciones a ritmticas (con S2 en un estado) y cuatro lgicas (con S2 en otro estado). Los acarr eos de entrada y salida tienen sentido nicamente en las operaciones aritmticas. El diseo de una ALU implica el diseo de la seccin aritmtica, la seccin lgica y la modifi cacin de la seccin aritmtica para realizar las operaciones aritmticas y lgicas. Seccin Lgica Los datos de entrada en una operacin lgica son manipulados en forma separada y los bits son tratados como variables binarias. En la tabla 27 se listan cuatr o operaciones lgicas OR, EXOR, AND y NOT. En el circuito, las dos lneas de seleccin (S1, S0) permiten seleccionar una de las compuertas de entrada, correspondiente s a la funcin Fi. S1 S0 Salida Funcin Fi 0 0 F=Ai+Bi 0 1 F=Ai Bi 1 0 F=AiBi 1 1 F=A 'i OR XOR AND NOT Tabla 27. Tabla de Funcin Lgica. El circuito lgico de la figura 58 es una etapa de un circuito lgico de n bits. Figura 58. Diagrama lgico de un circuito lgico de una ALU Seccin Aritmtica El componente bsico de la seccin aritmtica es un sumador en paralelo (ver figura 47 ). Las operaciones aritmticas configuradas en el circuito aritmtico se presentan e n la tabla

Diseo Digital para Ingeniera 63 28. En una ALU, la suma aritmtica se puede implementar con un nmero binario en A, otro nmero en la entrada B y el acarreo de entrada Cin en un valor lgico 0. El res to de las funciones se enuncian en la columna descripcin. Seleccin de Funcin S1 0 0 0 0 1 1 1 1 S0 0 0 1 1 0 0 1 1 Cin 0 1 0 1 0 1 0 1 Salid a N N 0 0 B B B B Todos unos Todos unos Funcin F A A+1 A+B Transferir A Incrementar A Suma agregar B a A Descripcin A+B+1 Suma con accarreo agregar B a A ms 1 A+B A+B+1 A-1 A Agregar el complemento d e 1 de B a A Agregar el complemento de 2 de B a A Decrementar A Trasferir A Tabla 28. Tabla de la Funcin F en un Circuito Aritmtico La implementacin de las fun ciones anteriores por medio de un circuito lgico sencillo se describe a continuac in. El circuito se disea bajo el precepto de intervenir cada entrada Bi para obten er las siguientes funciones: S1 0 0 1 1 S0 0 1 0 1 Ni 0 Bi Bi' 1 Tabla 29. Tabla del circuito para la entrada Bi La figura 59 muestra el circuito . Figura 59. Circuito para la tabla 29. Por medio de estas funciones se pueden log rar las funciones de la tabla 28 al agregar el nmero Ni (tabla 29) a la entrada A , a travs de un sumador en paralelo para cada etapa, teniendo en cuenta el valor de la entrada Cin. El circuito combinacional aritmtico se muestra en la figura 60 , la entrada A se denomina Mi en el sumador completo.

Diseo Digital para Ingeniera 64 Figura 60. Circuito aritmtico Diseo de una Unidad Aritmtica Lgica: se deben seguir los siguientes pasos: 1. Disear la seccin aritmtica independientemente de la seccin lgica. 2. Determinar la s operaciones lgicas del circuito aritmtico, asumiendo que los acarreos de salida de todas las etapas son 0. 3. Modificar el circuito aritmtico para obtener las op eraciones lgicas requeridas. El diseo simple de una ALU se hace utilizando el suma dor completo para generar las operaciones lgicas de la unidad. Por lo tanto es ne cesario introducir una variable de control adicional (S2), con el fin de selecci onar entre las operaciones lgicas y aritmticas. En este diseo, un valor S2 = 1 hace que el circuito efecte operaciones lgicas. Recordando la salida de un sumador com pleto: F = (Ai Bi) Cin A partir de esta ecuacin, es posible obtener la funcin lgica requerida, utilizando la debida manipulacin lgica. La funcin requerida se expone en la tabla 30. S2 S1 S0 Ai Bi Cin Operacin Sumador Completo Funcin requerida Fi 1 1 1 1 Manipulacin Aplicar una funcin OR Ai + Bi Ninguna Aplicar una funcin OR Ai + Bi' Ninguna Salida Ai+Bi Ai Bi AiBi A'i 0 0 1 1 0 Ai 0 1 Ai Bi 0 Ai Bi' 1 Ai 1 0 0 0 0 Ai Ai Bi OR XOR AND NOT AiBi A'i Tabla 30. Tabla de obtencin de las funciones lgicas con un sumador completo

Diseo Digital para Ingeniera 65 Partiendo de la tabla 30, las entradas Mi, Ni y Cini en un sumador completo, son equivalentes a las siguientes expresiones: Mi = Ai + S2S1'S0'Bi + S2S1S0'Bi' Ni = S0Bi + S1Bi' Cini = S2'Ci La figura 61 muestra el diagrama de la unidad aritmtica lgica de dos etapas. Figura 61. Diagrama lgico de una ALU Las doce operaciones generadas en el ALU se resumen en la tabla 31, la funcin en particular se selecciona a travs de S2, S1, S 0 y Cin. Las operaciones aritmticas son las mismas del circuito aritmtico.

Diseo Digital para Ingeniera 66 Seleccin Salida F S2 S1 S0 Cin 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 0 1 0 1 0 1 A AB A F A A+1 A+B A-B-1 A-B A-1 A A+B B Trasferir A Incrementar A S uma Resta con prstamo Sustraccin Decrementar A Transferir A OR OR-Exclusiva AND Co mplementar A Descripcin A+B+1 Suma con accarreo 1 0 0 X 1 0 1 X 1 1 0 X 1 1 1 X Tabla 31. Tabla de verdad de una ALU Multiplicador Combinatorio Un multiplicador combinatorio permite realizar la operacin de multiplicacin mediante circuitos com binacionales. Como ejemplo, un circuito construido para este propsito es un multi plicador combinacional paralelo de 4 bits, mostrado en la figura 62. Este multip licador est constituido internamente por circuitos sumadores completos, que a su vez internamente estn diseados a nivel de puertas lgicas. En el primer nivel de com puertas de la figura se obtienen las operaciones A0B0, A1B0, A2B0 y A3B0. En el segundo nivel de compuertas, las operaciones A0B1, A1B1, A2B1 y A3B1. En el terc ero, las operaciones A0B2, A1B2, A2B2 y A3B2 y en el cuarto A0B3, A1B3, A2B3 y A 3B3. Por ejemplo, A0B0 es directamente el resultado P0. El dgito P3, se obtiene d e la suma de los bits de entrada a los sumadores S3, S6, S9 y el bit A3B0. La fi gura 62 recuerda el proceso de multiplicacin de dos nmeros de cuatro bits. Figura 62. Multiplicacin de dos nmeros de cuatro bits

Diseo Digital para Ingeniera 67 Figura 63. Circuito lgico del multiplicador combinatorio 3.2. Decodificadores: Un decodificador es un circuito lgico cuya funcin es indicar la presencia de cierto cdigo en sus lneas de entrada con un nivel predeterminado a la salida. El procedim iento consiste en interpretar el cdigo de n lneas de entrada con el fin de activar un mximo de 2n lneas a la salida. Si el cdigo de entrada tiene combinaciones no us adas o de no importa, la salida tendr menos de 2n salidas. La caracterstica predom inante en los decodificadores es un mayor nmero de salidas con respecto al nmero d e entradas. n Entradas ------[ n x 2n ]----- 2n salidas

Diseo Digital para Ingeniera 68 Figura 64. Diagrama de bloques de un Decodificador n x 2n. Decodificador de 2 a 4 lneas (2 bits) El Decodificador de 2 a 4 lneas tiene 2 lneas de entrada y 4 lneas de salida. En la tabla 32 las entradas del decodificador son I0 e I1 y represent an un entero de 0 a 3 en cdigo decimal. G es la entrada de habilitacin y determina la activacin del circuito de acuerdo a su valor lgico ("1" circuito activo, "0" c ircuito no activo). Segn el valor binario presente en las 2 entradas se activa un a de las 4 salidas al valor lgico 1. Por ejemplo, con el valor 1 en I0 y el valor 0 en I1 se activar la salida Y1. G 0 1 1 1 1 I1 X 0 0 1 1 I0 X 0 1 0 1 Y3 0 0 0 0 1 Y2 0 0 0 1 0 Y1 0 0 1 0 0 Y0 0 1 0 0 0 Tabla 32. Tabla de verdad del Decodificador de 2 bits En la figura 65 se muestra el circuito lgico del decodificador 2x4. Figura 65. Diagrama lgico del decodificador 2 x 4 con entrada de habilitacin

Diseo Digital para Ingeniera 69 Decodificador de 3 a 8 lneas (3 bits) El decodificador de 3 a 8 lneas activa una s ola de las 8 lneas de salida de acuerdo con el cdigo binario presente en las 3 lnea s de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento. Las entradas del decodificador son x, y, z y las salidas van de y0 a y7 (activas bajas). La tabla de verdad del decod ificador se muestra en la tabla 33. Entradas X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Salidas Y2 Y3 Y4 Y5 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 Y0 1 0 0 0 0 0 0 0 Y1 0 1 0 0 0 0 0 0 Y6 0 0 0 0 0 0 1 0 Y7 0 0 0 0 0 0 0 1 Tabla 33. Tabla de verdad para el Decodificador de 3 a 8 lneas. Como la tabla ant erior tiene 8 salidas, por lo tanto sera necesario dibujar ocho mapas de karnaugh para simplificar cada una de las funciones de salida. Por tanto procedimiento, se puede dibujar un solo mapa y reducir la funcin para cada trmino por separado. L a reduccin de cada trmino da como resultado la equivalencia entre cada mintrmino de entrada y la salida correspondiente. Por ejemplo, la entrada 110 activar la sali da Y6. En el circuito el mintrmino corresponder a una compuerta AND de tres entrad as con las variables ABC como entradas. De manera similar se construye el circuito para el resto de entradas. El circuito lgico del decodificador de 3 a 8 lneas se r epresenta en la figura 66.

Diseo Digital para Ingeniera 70 Figura 66. Diagrama lgico de un Decodificador 3 x 8. Decodificador de 4 a 16 lneas (4 bits) El decodificador de 4 a 16 lneas activa una sola de las 16 lneas de sali da de acuerdo con el cdigo binario presente en las 4 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en c ualquier momento. Las entradas son w, x, y, z y las salidas son y0 a y15 (activa s bajas). La tabla 34 muestra la tabla de verdad para el decodificador. Entradas Salidas 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 w 0 0 0 0 0 0 x 0 0 0 0 0 1 y 0 0 1 0 0 1 z 0 1 1 1 0 1 y0 y1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 y2 y3 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 y4 y5 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 y6 y7 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 y8 y9 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 y10 0 0 1 0 1 0 1 0 0 0 1 0 y11 0 0 0 0 0 0 1 0 0 0 0 0 y12 1 0 0 0 0 0 1 0 0 0 0 0 y13 0 0 0 0 0 0 0 0 0 1 0 0 Y14 1 0 1 0 1 0 0 0 1 0 0 0 y15 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0

Tabla 34. Tabla de verdad para el decodificador de 4 a 16 lneas

Diseo Digital para Ingeniera 71 Similar al decodificador de 3 a 8, la salida correspondiente a cada cdigo es el m intrmino correspondiente a cada entrada. La simplificacin de la funcin necesitara de 16 mapas para la reduccin. En vez de construir 16 mapas, se construye solo uno, en el cul se representa cada uno de los valores para cada combinacin de entrada (V er figura 67). Los mintrminos no se pueden asociar por la consideracin anterior, p ero el ejemplo sirve para mostrar la construccin del circuito lgico. Figura 67. Mapa de karnaugh de la funcin del decodificador de 4 a 16 lneas En la t abla el trmino Y7 se obtiene del mintrmino m7 (WZYX). En la entrada, los valores 0111 activarn la salida Y7. El resto del circuito lgico se construye de manera similar. El diagrama de bloques del circuito lgico se representa en la figura 68. Figura 68. Diagrama de bloques del decodificador 4 a 16 lneas Ejemplos de Aplicacin en los Computadores

Diseo Digital para Ingeniera 72 En la comunicacin entre los diferentes dispositivos que conforman un computador, se emplean puertos de E/S y memorias. Entre las aplicaciones ms comunes de los de codificadores se encuentra la habilitacin de puertos de E/S en los computadores. Cada uno de los dispositivos dentro de un computador posee una direccin que es co dificada mediante un cdigo binario (direccin) y cuando es necesario comunicarse co n un dispositivo, la CPU del computador enva la direccin del puerto o posicin de me moria al que se encuentra conectado el dispositivo. El cdigo binario de la direcc in es decodificado, activando la salida que habilita el dispositivo correspondien te. Los decodificadores tambin son utilizados internamente en los chips de memori a para direccionar las posiciones de memoria de las palabras binarias almacenada s. Como ejemplo, un computador que maneja direcciones de 16 bits, tiene la capac idad de direccionar 216 = 65536 posiciones de memoria, o lo que equivale a 64 K. Decodificadores BCD a 7 segmentos El decodificador de BCD a siete segmentos es un circuito combinacional que permite un cdigo BCD en sus entradas y en sus salid as activa un display de 7 segmentos para indicar un dgito decimal. El Display de Siete Segmentos El display est formado por un conjunto de 7 leds conectados en un punto comn en su salida. Cuando la salida es comn en los nodos, el display es llam ado de nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos al d isplay de ctodo comn. En la figura 69,se muestran ambos tipos de dispositivos. En el display de ctodo comn, una seal alta encender el segmento excitado por la seal. La alimentacin de cierta combinacin de leds, dar una imagen visual de un dgito de 0 a 9. Figura 69. Display de nodo comn y ctodo comn

Diseo Digital para Ingeniera 73 Decodificador de BCD a Siete Segmentos El decodificador requiere de una entrada en cdigo decimal binario BCD y siete salidas conectadas a cada segmento del displ ay. La figura 70 representa en un diagrama de bloques el decodificador de BCD a 7 segmentos con un display de ctodo comn. Figura 70. Diagrama de bloques de un decodificador BCD a siete segmentos Suponie ndo que el visualizador es un display de ctodo comn, se obtiene una tabla cuyas en tradas en cdigo BCD corresponden a A, B, C y D y unas salidas correspondientes a los leds que se encenderan en cada caso para indicar el dgito decimal. La tabla 35 muestra el caso de ejemplo. Valor decimal 0 1 2 3 4 5 6 7 8 9 10 ... 15 Entrada s A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 .. .. .. .. 1 1 1 1 Salidas b c d e f 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 XXXX X XXXXX XXXXX a 1 0 1 1 0 1 1 1 1 1 X X X g 0 0 1 1 1 1 1 0 1 1 X X X Tabla 35. Tabla de verdad del decodificador BCD a siete segmentos. Los valores b inarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan co mo condiciones de no importa.

Diseo Digital para Ingeniera 74 La simplificacin de la informacin contenida en la tabla 35 requiere de siete tabla s de verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la columna indica la activacin del segmento y varios de estos segmentos activado s indican visualmente el nmero decimal requerido. Segn la informacin de la tabla de verdad, se puede obtener la expresin para cada segmento en suma de productos o p roducto de sumas segn la cantidad de unos y ceros presentes. Salida a En la colum na a existen 3 ceros y 7 unos, entonces es ms fcil obtener la funcin PDS:

a = (A+B+C+D)(A+B+C+D)= A + D(B+C) + B(D+C) = A + AB + AC + AD + BA + BC + BD + DA + DB + DC a = A + (AB+BA)+(AC+CA)+ (AD+DA)+( BC+CB) + BD + C + (CD+D + C + DB = A + A.C + C + BD + DB a = A + C + (B D) Figura 71. Circuito para la salida a del decodificador BCD a siete segmentos Sal ida c En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS : c = (A + B + C + D) Figura 72. Circuito para la salida c del decodificador BCD a siete segmentos Sal ida e La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la representacin SDP:

e = (ABCD) + (ABCD) + (ABCD) + (ABCD) ; factorizando el primer trmin ercero: e = BCD + ACD = D(BC+ AC)

Diseo Digital para Ingeniera 75 Figura 73. Circuito para la salida e del decodificador BCD a siete segmentos El resto de salidas se obtiene por las mismas deducciones anteriores. 3.3. Registro s de Tres Estados El principio bsico de un registro de estados es la presencia de tres estados para la salida del dispositivo (0, 1 y alta impedancia) segn el val or de una entrada de control predeterminada. El dispositivo ms bsico es el registr o ("buffer") de tres estados. Este registro posee una entrada de habilitacin ("en trada lateral al registro") para determinar su comportamiento como amplificador, inversor ordinario o dispositivo de alta impedancia. La figura 74 muestra el smb olo lgico del registro. En los casos 1 y 3 se habilita con estado activo alto y e n los casos 2 y 4 se habilita con estado activo bajo. En estado de activacin la s alida se comporta como amplificador o inversor. Cuando la entrada de habilitacin se niega, la salida va a un estado de alta impedancia (Z). Figura 74. Registros de tres estados Estos dispositivos permiten que varias fuen tes puedan compartir una misma lnea de comunicacin, siempre y cuando una sola fuen te utilice la lnea a la vez. Un circuito de este tipo se muestra en la figura 75. El circuito se configura con un decodificador para seleccionar una de ocho lneas de salida. Por ejemplo, la seleccin 001 habilita la salida Y1 en estado bajo, ac tivando el registro 2 y coloca la informacin de entrada del registro en la lnea de comunicacin.

Diseo Digital para Ingeniera 76 Figura 75. Circuito lgico para una lnea de comunicacin Los registros de tres estado s pasan ms rpidamente al estado Z. Por el contrario, el tiempo de transicin para sa lir del estado Z es mucho ms demorado. El tiempo muerto en la lnea de comunicacin d ebe ser lo bastante largo para tomar en cuenta las diferencias del peor caso ent re los tiempos de activacin y desactivacin de los dispositivos al igual que las as imetras en las seales de control de los tres estados. 3.4. Codificadores y Decodif icadores Un codificador tiene 2n o menos lneas de entrada y n lneas de salida. Por ejemplo, en una de las entradas se puede ingresar un dgito decimal u octal y gen erarse un cdigo de salida en BCD o binario. La funcin de los codificadores es inve rsa a la de los decodificadores. Los codificadores se utilizan tambin para codifi car smbolos diferentes y caracteres alfabticos. 2n Entradas ------[ Codificador Bi nario El codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondi ente a la entrada activada. Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, estudiados antes. Codificador de 8 a 3. E l codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dgi tos y 3 salidas que conforman el nmero binario equivalente (A0 a A2). La figura 7 6 muestra en el diagrama de bloques del decodificador. ]------ n salidas

Diseo Digital para Ingeniera 77 Figura 76. Codificador de 8 a 3 La tabla de verdad se muestra en la tabla 36. En tradas Salidas I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 Tabla 36. Tabla de verdad de co dificador de 8 a 3. En la tabla de verdad, A0 tiene un 1 lgico para la columnas d e entrada con subndice impar. La salida A1 es 1 en la columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas I4, I5, I6 e I7. Las expresiones lgicas son las siguientes: A0 = I1 + I3 + I5 + I7 A1 = I2 + I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 Por ejemplo, s est activada la entrada 3, la salida es 011. El circuito se constru ye con compuertas OR y se muestra en la figura 77.

Diseo Digital para Ingeniera 78 Figura 77. Circuito lgico del decodificador 8 a 3. Codificador sin prioridad Los circuitos codificadores pueden ser diseados con prioridad o sin ella. En los codi ficadores sin prioridad con entradas activas altas, la activacin de ms de una entr ada simultneamente con valor 1, genera un cdigo errneo en la salida, de acuerdo al nmero de entradas excitadas con el respectivo valor. La solucin de este convenient e se logra empleando codificadores de prioridad. Codificador de prioridad Los co dificadores de prioridad seleccionan la entrada de mayor prioridad cuando se pre sentan varias entradas activas simultneamente. En la tabla 37 se muestra la lgica de entrada y de salida de un decodificador. Entradas Salidas I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 X X X X X X X 0 X X X X X X 0 1 X X X X X 0 1 1 X X X X 0 1 1 1 X X X 0 1 1 1 1 X X 0 1 1 1 1 1 X 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Tabla 37. Tabla de verdad del Codificador de Prioridad.

Diseo Digital para Ingeniera 79 El decodificador se encuentra comercialmente tal como se encuentra dispuesto en la figura 78. La diferencia radica en unas entradas de habilitacin adicionales qu e activan las entradas las salidas a unos valores predefinidos. Figura 78. Diagrama de Bloques del codificador de Prioridad. Codificador Decimal - BCD El codificador decimal a BCD posee diez entradas, correspondientes cada u na a un dgito decimal y cuatro salidas en cdigo BCD (8421). El diagrama de bloques de la figura 79 muestra la disposicin de entradas y salidas del decodificador. Figura 79. Diagrama de Bloques del codificador Decimal a BCD. En la tabla 38 se encuentra el cdigo BCD correspondiente a cada dgito decimal.

Diseo Digital para Ingeniera 80 Dgito Decimal 0 1 2 3 4 5 6 7 8 9 BCD A3 A2 A1 A0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 Tabla 38. Cdigo Decimal BCD. El bit A3 es el ms significativo del cdigo BCD y es 1 p ara los decimales 8 9. La expresin para este bit en funcin de los dgitos decimales se escribe: A3 = 8+9 Por tanto las funciones siguientes corresponden a: A2 = 4+5+6+7 A1 = 2+3+6+7 A0 = 1+3+5+7+9. Ahora configurando el anlisis en un circuito combinacional, se obtiene el siguien te circuito sin necesidad de una entrada para el bit 0. Figura 80. Circuito lgico del codificador BCD a Decimal

Diseo Digital para Ingeniera 81 Aplicaciones Los codificadores encuentran mayor aplicacin en los dispositivos de entrada y salida. seal de entrada es introducida de una forma comprensible para e l usuario y "traduccin" la realiza el codificador a un cdigo comprensible para el equipo. En teclado, cuando se pulsa la tecla correspondiente a un dgito, esta ent rada se codifica cdigo BCD. 3.5. Multiplexores y Demultiplexores Multiplexar es t ransmitir datos de una de n fuentes a la salida del circuito combinacional. El d emultiplexor desempea la funcin contraria. Multiplexores (MUX) Selector de Datos E s la versin electrnica de un conmutador rotatorio en un solo sentido, se puede com parar con un selector mecnico en una sola direccin. Tambin se puede definir como un proceso de seleccin de una entrada entre varias y la transmisin de los datos sele ccionados hacia un solo canal de salida. Un multiplexor es un circuito combinaci onal que selecciona una de n lneas de entrada y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada por un conjunto de lneas de sel eccin. La relacin de lneas de entrada y lneas de seleccin est dada por la expresin 2n, donde n corresponde al nmero de lneas de seleccin y 2n al nmero de lneas de entrada. La la un en Figura 81. Multiplexores (MUX) Selector de Datos En la figura 81, se compara un selector mecnico de datos y un selector electrnico de datos. En el primer caso la seleccin del dato se logra girando mecnicamente el rotor del conmutador, y en el s elector electrnico de datos multiplexor se selecciona el dato colocando el nmero b inario adecuado en las entradas de seleccin de datos A, B, C.

Diseo Digital para Ingeniera 82 A continuacin se ilustra el multiplexor comercial TTL 74150 que tes caractersticas: 1. Consta de 16 entradas de datos. 2. Tiene vertida w (pin 10). 3. Posee cuatro entradas selectoras de datos 5 al 11). 4. Tiene una entrada de habilitacin denominada STROBE como un conmutador ON-OFF.

tiene las siguien una nica salida in de A a D (pin 1 que se considera

Figura 82. Multiplexores (MUX) Selector de Datos 74150 La tabla de verdad del se lector de datos 74150 nos muestra en su primera lnea la entrada de habilitacin (ST ROBE) en alto lo cual no habilita ningn dato, sea cualquiera la entrada de selecc in, como resultado obtendremos en la salida una tensin alta. En la segunda lnea ten emos las entradas de habilitacin en bajo lo cual habilita las entradas selectoras de datos que en este caso estn en bajo por lo cual en la salida obtendremos la e ntrada E. Multiplexor de 2 entradas El multiplexor se caracteriza por tener dos lneas de entrada, una lnea de seleccin y una de salida. En el multiplexor, las entr adas son I0 e I1 y la seleccin viene dada por el valor de la entrada S. El valor de la salida Y depende de los valores lgicos ingresados en los cuadros de texto p ara las variables I0, I1 y S. Por ejemplo, s I0=0, I1=1 y S=0, entonces Y=I0=0. L a tabla de verdad se muestra en la tabla 39. S Y

Diseo Digital para Ingeniera 83 0 I0 1 I1 Tabla 39. Tabla de verdad de un multiplexor de dos entradas El circuito lgico se muestra en la figura 83. Figura 83. Multiplexor 2 a 1 Multiplexor de 4 entradas El multiplexor de 4 entra das es un multiplexor de 4 lneas a 1. La figura 84 muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la seleccin viene dada por l as entradas S0 y S1. El valor de la salida Y depende de los valores lgicos presen tes en las entradas de datos y la seleccin. Figura 84. Multiplexor 4 a 1 La tabla de verdad se muestra en la tabla 40. Por e jemplo, s I0=1, I1=1, I2=0, I3=1 y S1=1, S0=0 entonces Y=I2=0.

Diseo Digital para Ingeniera 84 Entrada de Seleccin de datos S1 0 0 1 1 S0 0 1 0 1 Entrada Seleccionada Y I0 I1 I2 I3 Tabla 40. Tabla de verdad de un multiplexor de cuatro entradas. El problema cons iste en definir un conjunto de expresiones para construir el circuito lgico. La e cuacin en cada fila, se obtiene a partir del dato de entrada y la entrada de sele ccin de datos:

La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0S1S0. La salida es Y= I1, s S1=0 y S 0=1. Entonces Y = I1S1S0. La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2S1S0. La s lida es Y= I3, s S1=1 y S0=1. Entonces Y = I3S1S0. Sumando lgicamente las ecuaciones anteriores: Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0 En consecuencia, el circuito a implementa en la figura 85. Figura 85. Circuito Lgico de un multiplexor 4 a 1

Diseo Digital para Ingeniera 85 Demultiplexores DEMUX (Distribuidores de datos) Un demultiplexor es un circuito combinacional que recibe informacin en una sola lnea y la transmite a una de 2n lne as posibles de salida. La seleccin de una lnea de salida especifica se controla po r medio de los valores de los bits de n lneas de seleccin. La operacin es contraria al multiplexor. Figura 86. Demultiplexor (Distribuidor de datos) . La figura 87 muestra un demultiplexor de 1 a 4 lneas. Las lneas de seleccin de dato s activan una compuerta cada vez y los datos de la entrada pueden pasar por la c ompuerta hasta la salida de datos determinada. La entrada de datos se encuentra en comn a todas las AND. Figura 87. Circuito Lgico de un Demultiplexor de 1 a 4 lneas. El decodificador de la figura 88 funciona como un demultiplexor si la lnea E se toma como lnea de entr ada de datos y las lneas I0 e I1 como lneas de seleccin. Observe que la variable de entrada E tiene un camino a todas las salidas, pero la informacin de entrada se dirige solamente a una de las lneas de salida de acuerdo al valor binario de las dos lneas de seleccin I0 e I1. Por ejemplo si la seleccin de las lneas I0I1 = 10 la salida Y2

Diseo Digital para Ingeniera 86 tendr el mismo valor que la entrada E, mientras que las otras salidas se mantiene n en nivel bajo. Figura 88. Circuito Lgico de un Decodificador/Demultiplexor. En consecuencia, com o las operaciones decodificador y demultiplexor se obtienen del mismo circuito, un decodificador con una entrada de activacin se denomina decodificador/demultipl exor; siendo la entrada de activacin la que hace al circuito un demultiplexor. La tabla de verdad se muestra en la tabla 41 E I0 I1 Y0 Y1 Y2 Y3 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 Tabla 41. Tabla de verdad d e un decodificador/demultiplexor Los DEMUX estn disponibles en versiones TTL y CM OS de una entrada y cuatro salidas, una entrada y ocho salidas, una entrada y di ez salidas y una entrada y diecisis salidas. El CI decodificador/demultiplexor de 4 a 16 TTL 74LS154 tiene dos entradas de datos G1 y G2 que activan a una nica en trada en el nivel BAJO. La figura 89 muestra el DEMUX 74LS154 que tiene 16 salid as de 0 a 15 con 4 entradas de datos (D a A) sus salidas son activas en bajo por lo que normalmente estn en alto y cuando se activan estn en bajo, adems como se ha ba dicho antes tiene dos entradas de datos G1 y G2 negados que realizan la operac in NOR para generar la nica entrada de datos lo que quiere decir que para poder ac tivar un dato deben estar los dos en bajo.

Diseo Digital para Ingeniera 87 Figura 89. Demultiplexor 74154. 3.6. Generadores de Paridad La transmisin binaria por diversos medios de comunicacin est sujeta a errores por fallas en los sistema s digitales o la presencia de ruido elctrico. Cualquier condicin interna o externa al sistema puede alterar el valor de los ceros a unos o viceversa. Cuando se al tera un solo bit, decimos que el bit distorsionado contiene un error individual. De la misma forma, dos o ms bits distorsionados, involucran un error mltiple, per o estos errores tienen menor probabilidad de ocurrencia a los errores individual es. Un cdigo que permite detectar errores es el cdigo de paridad. El principio es aadir un bit de paridad para hacer que el nmero total de bits (incluida la palabra ) sea par o impar. Un bit de paridad par, incluido con el mensaje (palabra), con vierte el nmero total de unos en par (paridad par) y el bit de paridad impar hace el total de unos impar (paridad impar). El generador de paridad es un sistema c ombinacional que permite generar el bit de paridad de una palabra de cdigo. La in formacin se transmite y el comprobador de paridad recepciona la informacin con el fin de validarla. Ejemplo Construir un generador de paridad par y el respectivo comprobador de paridad para tres bits . En la tabla 42 los bits de entrada A, B, C constituyen el mensaje y el bit de paridad P la salida. En la tabla, se escog e P de tal forma que la suma todos los unos es par.

Diseo Digital para Ingeniera 88 Mensaje de tres Bits Bit de paridad Par generado A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 P 0 1 1 0 1 0 0 1 Tabla 42. Tabla de verdad de un generador de paridad. La figura 90 muestra la fu ncin en un mapa de karnaugh de tres variables. Figura 90. Mapa de Karnaugh del generador de paridad La paridad esta directament e relacionada con la operacin EXOR. En una expresin ORExclusiva de n variables, 2n /2 trminos mnimos tienen un nmero par de unos. La otra mitad tiene un nmero impar de unos. Observando el mapa se puede deducir que la mitad de los trminos mnimos tien e un nmero par de unos. La funcin puede expresarse en trminos de una operacin EXOR c on las tres variables de la siguiente forma:

P = (m1, m2, m4, m7) Asumiendo P = (m1, m2, m4, m7)= (A B) C = (AB + AB) C = (A AB + AB)C = ABC + ABC + [(AB)(AB)]C

Diseo Digital para Ingeniera 89 = ABC + ABC + [(A+B)(A+B)]C = ABC + ABC ualdad, P = (m1, m2, m4, m7) = ABC + ABC+ ABC + ABC Entonces, P=ABC El circuito realiza la funcin EXOR de un numero n de variables, constituyendo a l a salida un uno lgico si el nmero de unos aplicados a sus entradas es impar y un c ero si el nmero es par. El diagrama lgico del generador de paridad se muestra en l a figura 91. El circuito est conformado por dos compuertas EXOR. Figura 91. Circuito Lgico para el Generador de Paridad Par de tres bits. El bit d e paridad y el mensaje de tres bits, se transmiten a su destino donde se aplican a un circuito de observacin de paridad. La salida C del comprobador de paridad d ebe ser 1 para indicar el error de transmisin. El error se presenta cuando el nmer o de unos en sus entradas es impar. La tabla de verdad 43 muestra las entradas y las salidas del circuito.

Diseo Digital para Ingeniera 90 Bits de entrada A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 P 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Comprobacin del Error C 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 Tabla 43. Mapa de Karnaugh del comprobador de paridad. La figura 92 muestra la funcin en un mapa de karnaugh de tres variables. Figura 92. Mapa de Karnaugh del comprobador de paridad. En el mapa de karnaugh s e pueden observar los unos en los mintrminos que tienen un nmero impar de unos. La funcin puede expresarse en trminos de la operacin OR-Exclusiva. La demostracin es l a siguiente: CP= A B C D =ABCD

Diseo Digital para Ingeniera 91 = (A B) (C D) = (AB + AB) (CD +CD) = (AB nces, CP = (m1, m2, m4, m7, m8, m11, m13, m14). El circuito lgico se muestra en la figura 93 Figura 93. Circuito Lgico para el comprobador de paridad par de tres bits 3.7. Co mparadores Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos nmeros binarios de n bits e indican cul de ellos es mayor, meno r o s existe igualdad entre ellos. Existen varias configuraciones de circuitos de un nivel sencillo a uno ms complejo para determinar relaciones de magnitud. Comp arador de Magnitudes de un Bit La comparacin de dos bits se puede realizar por me dio de una compuerta EXOR o una NEXOR. La salida del circuito es 1 si sus dos bi ts de entrada son diferentes y 0 si son iguales. La figura 94.muestra el circuit o comparador de magnitudes de un bit. Figura 94. Comparador de magnitudes de un bit Comparador de Magnitudes de Dos Bi ts

Diseo Digital para Ingeniera 92 Los nmeros A y B de dos bits en orden significativo ascendente a descendente se o rdenan de la siguiente forma: A = A1A0 B = B1B0 En un comparador de dos bits se ut ilizan dos compuertas EXOR. El comparador se muestra en la figura 95. Los bits ms significativos se comparan en la compuerta 1 y los dos menos significativos en la compuerta 2. En el caso de nmeros iguales, los bits tambin son iguales, teniend o como salida en cada EXOR el valor 0. Cada EXOR se invierte y la salida de la c ompuerta AND tendr un 1. En nmeros diferentes, los bits sern diferentes y la salida de cada EXOR ser 1.

Figura 95. Comparador de magnitudes de dos bits. Comparador de magnitudes de cua tro bits En el diagrama 96 se muestra un comparador de magnitud de cuatro bits. Las entradas son A y B y las salidas son las tres variables binarias A>B, A=B y A<B. Escribiendo los coeficientes de los nmeros A y B en orden significativo de a scendente a descendente: A = A3A2A1A0 = Ai+3Ai+2Ai+1Ai B = B3B2B1B0 = Bi+3Bi+2Bi+1 Figura 96. Comparador de magnitudes de cuatro bits. Salida A=B Los dos nmeros son iguales si todos los nmeros del mismo peso son iguales, es decir A3=B3, A2=B2, A 1=B1 y A0=B0.

Diseo Digital para Ingeniera 93 La igualdad de los nmeros Ai y Bi se determina comparando los coeficientes segn el valor 0 1 para los dos bits. En la comparacin se emplea la variable yi. Esta var iable binaria es igual a 1 si los nmeros de entrada A y B son iguales, de lo cont rario ser igual a 0. Por consiguiente, la comparacin de dos bits en la posicin i de un nmero, est dada por:

yi (Ai=Bi) = AiBi + AiBi = (Ai Bi)' Por ejemplo, s A3 = 1 y B3= 1; y3 ser igual a y3 A3B3 + A3B3 = 11 + 11 = 1 pero s A3 = 1 y B3= 0 ; y3 = A3B3 + A3B3 = 10 + 01 = cin se realiza para el resto de los ceficientes Ai y Bi. El nmero A ser igual a B s se cumple la condicin yi=1 para todos los coeficientes, es decir una operacin AND: (A=B) = y3y2y1y0 La variable binaria A=B es igual a 1 solamente si todos los pares de dgitos de lo s nmeros son iguales. Salidas A>B y A<B La comparacin en este caso se comienza des de el bit ms significativo. Los dgitos se comparan uno a uno y si estos son iguale s se prueba con el siguiente par de bits menos significativos. La comparacin cont inua hasta que se encuentra un par de dgitos desiguales. En la posicin donde se en cuentre un uno en A y un 0 en B se puede afirmar que A>B. Por el contrario, s A e s igual a 0 y B igual a 1 entonces A<B. La funcin corrresondiente a cada salida e s: (A>B) = A3B3 + y3A2B2 + y3y2A1B1 + y3y2y1A0B0 (A<B) = A3B3 + y3A2B2 + y

Ejemplo Comparar los nmeros binarios A = A3A2A1A0 = 1001 y B = B3B2B1B0 = 1011. El valor de las variables yi: y3(A3=B3) = (1)(1) + (0)(0) = 1 ; y2 (A2=B2) = (0)(0) + (1)(1) = 1 ; y1(A1=B1) = (0)(1) + (1)(0) = 0 ; y0(A0=B0) = (1)(1) + (1)(0) = 1. La s ecuaciones son: (A>B) = (1)(0) + (1)(0)(1) + (1)(1)(0)(0) + (1)(1)(0)(1)(0) = 0. (0)(1)+ (1)(1)(0) + (1)(1)(1)(1) + (1)(1)(0)(0)(1) = 1. El diagrama del comparador tro bits se muestra en la figura 97.

Diseo Digital para Ingeniera 94 Figura 97. Comparador de magnitudes de cuatro bits

Diseo Digital para Ingeniera 95 3.8. Implementacin de Funciones Lgicas con Decodificadores Teniendo en cuenta que los decodificadores son Circuitos integrados de Mediana Escala de Integracin (MSI ), se pueden implementar funciones lgicas con ellos, ya que en su interior existe n entre 100 y 999 compuertas lgicas. Ejemplo: A partir de la funcin de la Tabla 44 , se explicar el procedimiento de diseo e implementacin de Funciones Lgicas mediante decodificadores as (Ver figura 98): A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Salida F 0 1 0 1 0 1 0 1 Numeracin Salidas S0 S1 S2 S3 S4 S5 S6 S7 Tabla 44. Tabla de Verdad Ejemplo Implementacin de Funciones Lgicas con Decodifica dor. Procedimiento: F = ABC + ABC + ABC + ABC a. Emplear un decodificador del mismo o mayor nmero de lneas de entrada que tenga la funcin a implementar. (Para este cas o utilizaremos un decodificador 7442 que tiene 4 entradas y 10 Salidas) La entra da que no se necesite (La ms significativa) se conecta a Tierra (GND). b. Buscar cada una de las salidas del decodificador que corresponde con la combinacin de la s variables de entrada que tienen un 1 en la salida. (Para este caso S1, S3, S5, S7). c. Para corregir la suma de trminos de la salida F, se colocar una compuerta lgica que depender del codificador empleado teniendo en cuenta: COMPUERTA OR: Par a decodificadores con salidas activas en alto. COMPUERTA NAND: Para decodificado res con salidas activas en bajo. (Esta es la que aplica para nuestro ejemplo, ya que, el CI7442 tiene sus salidas activas en Bajo). d. En caso que una o varias combinaciones de la tabla de verdad que tienen un 1 en su salida no correspondan con las salidas del decodificador, se aadirn las compuertas que representarn las c ombinaciones correspondientes.

Diseo Digital para Ingeniera 96 Figura 98. Ejemplo Implementacin de Funciones Lgicas con Decodificador 3.9. Implem entacin de Funciones Lgicas con Multiplexores As como los decodificadores, los Mult iplexores son Circuitos integrados de Mediana Escala de Integracin (MSI), se pued en implementar funciones lgicas con ellos, ya que en su interior existen entre 10 0 y 999 compuertas lgicas. Para la implementacin de funciones Lgicas con Multiplexo res se tendrn en cuenta dos casos, segn el nmero de entradas de seleccin de ste vs en tradas de la funcin a implementar as: 1. Empleo de Multiplexores de igual nmero de entradas de seleccin que variables de entrada de la funcin a implementar 2. Empleo de Multiplexores con nmero inferior de entradas de seleccin que variables de entr ada de la funcin a implementar Ejemplo: A partir de la siguiente expresin algebrai ca de la funcin F1, se explicar el procedimiento de diseo e implementacin de Funcion es Lgicas mediante multiplexores as F1= ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD Procedimiento Caso 1: Empleo de Multiplexores de igual nmero de entradas de selec cin que variables de entrada de la funcin a implementar A partir de la tabla de ve rdad de la Funcin F1 (Ver Tabla 45) se enumera en orden los pines de los datos de entrada del Multiplexor Si el Valor de F1 correspondiente a las combinaciones d e entrada est en uno (1) se conecta a Vcc (5V). Si el Valor de F1 correspondiente a las combinaciones de entrada est en cero (0) se conecta a GND (Tierra). En la Figura 99 se puede observar el ejemplo del circuito, aqu se utiliza el CI 74LS150 . Bits de entrada = Canales de Seleccin del MUltiplexor Salida Pines de Entrada de Datos del Multiplexor Conexiones al Multiplexor

Diseo Digital para Ingeniera 97 A = S3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B = S2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 = S1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D= S0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 F1 1 0 1 1 1 1 1 0 1 0 0 1 0 1 0 Datos D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 3 D14 D15 Conexin al Multiplexor GND VCC GND VCC VCC VCC VCC VCC GND VCC GND VCC GND VCC GND

C 0 D1 GND

Tabla 45. Empleo de Multiplexores de igual nmero de entradas de seleccin que varia bles de entrada de la funcin a implementar. Figura 99. Ejemplo Implementacin de Funciones Lgicas con Multiplexores de igual nme ro de entradas de seleccin que variables de entrada de la funcin a implementar. Pr ocedimiento Caso 2: Empleo de Multiplexores con nmero inferior de entradas de sel eccin que variables de entrada de la funcin a implementar Se Dibuja una Tabla (de minterminos Ver Tabla 46) que represente las posiciones en orden colocando los v alores de la funcin a implementar (o Tabla de Verdad), que para el caso del ejemp lo 1 la expresin algebraica de F1 est dada por una suma de productos donde la func in vale uno. Es importante aclarar que esta tabla no corresponde al Mapa de Karna ugh. El Circuito implementado se puede ver en la figura 100 ( con CI 74LS151).

Diseo Digital para Ingeniera 98 En la Primera Columna y Primera Fila de la tabla 46 se pueden observar las varia bles de entrada de la Funcin, La ms significativa (A) se deja aparte y le correspo ndern los valores de 0 y 1 (Columna 1 filas 2 y 3), las dems variables menos signi ficativas (BCD) correspondern a las combinaciones (Fila 1 Columnas de la 2 hasta la 6) En la tercera fila de la Tabla se colocaran en orden los Pines de Entrada del Multiplexor. En la Cuarta Fila se indicar a qu conectar as: Si los dos valores correspondientes al pin de entrada de datos (Columna del Dato) del Multiplexor ( Filas 1 y 2) estn en cero (0) se conecta a GND (Tierra). Si los dos valores corre spondientes al pin de entrada de datos (Columna del Dato) del Multiplexor (Filas 1 y 2) estn en uno (1) se conecta a GND (Tierra). Si el Bit de la fila 2 est en u no (1) y el de la fila 2 est en cero (0) correspondientes al pin de entrada de da tos (Columna del Dato), se conectar a A. Si el Bit de la fila 2 est en cero (0) y e l de la fila 2 est en uno (1) correspondientes al pin de entrada de datos (Column a del Dato), se conectar a A. BCD 000 A 0 1 Pines de Entrada del Mux 0 0 Do 1 1 D 1 0 0 D2 1 0 D3 1 1 D4 1 0 D5 1 1 D6 1 0 D7 001 010 011 100 101 110 111 Conexin para GND obtener la funcin Vcc GND A Vcc A Vcc A Tabla 46. Tabla de Verdad Ejemplo Implementacin de Funciones Lgicas con Decodifica dor.

Diseo Digital para Ingeniera 99 Figura 100. Ejemplo Implementacin de Funciones Lgicas Empleo de Multiplexores con nmero inferior de entradas de seleccin que variables de entrada de la funcin a impl ementar 4. Lgica Secuencial En la lgica secuencial a diferencia de la lgica combina toria se hace uso de un elemento bsico llamado flip-flop. El FLIP-FLOP es un elem ento de memoria que almacena un bit de informacin. Algunos textos usan este nombr e para referirse a los cerrojos, pero en la mayora de las publicaciones se hace l a diferencia entre FLIPFLOP y latch. Este ltimo trmino es el que traducimos como c errojo. Los circuitos lgicos secuenciales tienen la capacidad de memorizar inform acin, en consecuencia, los valores de las salidas, en un determinado momento, no dependen exclusivamente de los valores de las entradas en ese instante, sino que dependen tambin de los que estuvieron presentes con anterioridad. Los circuitos lgicos secuenciales se dividen bsicamente en dos grupos: Los circuitos asincrnicos y los circuitos sincrnicos. Los primeros pueden cambiar los estados de sus salida s como resultado del cambio de los estados de las entradas, mientras que los cir cuitos sincrnicos pueden cambiar el estado de sus salidas en instantes de tiempo discretos bajo el control de una seal de reloj. Existen tres circuitos clasificad os segn la forma en que retienen o memorizan el estado que adoptan sus salidas, e stos son: Circuitos Biestables o FLIP-FLOP (FF): Son aquellos que cambian de est ado cada vez que reciben una seal de entrada (ya sea nivel bajo o alto), es decir retienen el dato de salida aunque desaparezca el de entrada. Conclusin: Poseen d os estados estables Circuitos Monoestables: Estos circuitos cambian de estado slo si se mantiene la s eal de entrada (nivel alto o bajo), si sta se quita, la salida regresa a su estado anterior. Conclusin: Poseen un slo estado estable y otro metaestables. Circuitos Astables o Aestables: Son circuitos gobernados por una red de tiempo RC (Resiste ncia-Capacitor) y un circuito de realimentacin, a diferencia de los anteriores se puede decir que no poseen un estado estable sino dos metaestables. 4.1. Oscilador Simtrico con compuertas NOT:

Diseo Digital para Ingeniera 100 Supongamos que en determinado momento la salida del inversor B est a nivel "1", e ntonces su entrada esta a "0", y la entrada del inversor "A" a nivel "1". En esa s condiciones C se carga a travs de R, y los inversores permanecen en ese estado. Cuando el condensador alcanza su carga mxima, se produce la conmutacin del invers or "A". Su entrada pasa a "0", su salida a "1" y la salida del inversor "B" a "0 ", se invierte la polaridad del capacitor y este se descarga, mientras tanto los inversores permanecen sin cambio, una vez descargado, la entrada del inversor " A" pasa nuevamente a "1", y comienza un nuevo ciclo. Este oscilador es simtrico y a que el tiempo que dura el nivel alto es igual al que permanece en nivel bajo, este tiempo est dado por T = 2,5 R C T expresado en segundos, R en Ohms, C en Far adios Ahora bien, si recordamos las leyes de De Morgan, uniendo las entradas de compuertas NAND o compuertas NOR se obtiene la misma funcin que los inversores o compuertas NOT. Figura 101. Oscilador Simtrico con compuertas NOT Figura 102. Oscilador Simtrico con compuertas NAND Figura 103. Oscilador Simtrico con compuertas NOR 4.2. Disparadores Schmitt Trigg er Las compuertas SCHMITT TRIGGER o disparadores de Schimitt, son iguales a las compuertas vistas hasta ahora, pero tienen la ventaja de tener umbrales de conmu tacin muy definidos llamados VT+ y VT-, esto hace que puedan reconocer seales que en las compuertas lgicas comunes seran una indeterminacin de su

Diseo Digital para Ingeniera 101 estado y llevarlas a estados lgicos definidos, mucho ms definidos que las compuert as comunes que tienen un solo umbral de conmutacin. Figura 104. Disparador SCHMITT TRIGGER Si la salida est en un nivel lgico 1, C com ienza a cargarse a travs de R, a medida que la tensin crece en la entrada de la co mpuerta, esta alcanza el nivel VT+ y produce la conmutacin de la compuerta llevan do la salida a nivel 0 y el capacitor comienza su descarga. Cuando el potencial a la entrada de la compuerta disminuye por debajo del umbral de VT-, se produce nuevamente la conmutacin pasando la salida a nivel 1, y se reinicia el ciclo. Integrado Frecuencia Valor de R 7414 74LS14 74HC14 0.8/RC 0.8/RC 1.2/RC R 500W R 2W R 10MW Tabla 47. Frecuencia de oscilacin segn R y C 4.3. Oscilador de Cristal El cristal de cuarzo es utilizado como componente de control de la frecuencia de circuitos osciladores convirtiendo las vibraciones mecnicas en voltajes elctricos a una frec uencia especfica. Esto ocurre debido al efecto "piezoelctrico". La piezoelectricid ad es electricidad creada por una presin mecnica. En un material piezoelctrico, al aplicar una presin mecnica sobre un eje, dar como consecuencia la creacin de una car ga elctrica a lo largo de un eje ubicado en un ngulo recto respecto al de la aplic acin de la presin mecnica. En algunos materiales, se encuentra que aplicando un cam po elctrico segn un eje, produce una deformacin mecnica segn otro eje ubicado a un ngu lo recto respecto al primero. Por las propiedades mecnicas, elctricas, y qumicas, e l cuarzo es el material ms apropiado para fabricar dispositivos con frecuencia bi en controlada.

Diseo Digital para Ingeniera 102 Figura 105. Ubicacin de elementos especficos dentro de una piedra de cuarzo Frecuencia Fundamental vs. Frecuencia de Sobretono: Esto es de importancia cuand o se especifica un cristal. Cuando se incrementa la frecuencia solicitada, el es pesor del cuerpo del cristal disminuye y por supuesto existe un lmite en el proce so de fabricacin. Alrededor de 30MHz, el espesor de la placa del cristal comienza a ser muy delgada. Debido a que el corte "AT" (ver figura 105) resonar a nmeros e nteros impares mltiplos de de la frecuencia fundamental, es necesario especificar el orden del sobretono deseado para cristales de altas frecuencias. Potencia de trabajo (Drive Level): Es la potencia disipada por el cristal. Est normalmente e specificada en micro o mili vatios, siendo un valor tpico 100 micro vatios. Toler ancia en la frecuencia: La tolerancia en la frecuencia se refiere a la mxima desv iacin permitida y se expresa en partes por milln (PPM) para una temperatura especi ficada, usualmente 25 C. Estabilidad de la frecuencia: La estabilidad de la frecu encia se refiere a la mxima desviacin en PPM, en un determinado rango de temperatu ra. La desviacin est tomada con referencia a la frecuencia medida a 25 . C Envejeci miento: El envejecimiento se refiere a los cambios acumulativos en la frecuencia del cristal con el transcurrir del tiempo. Los factores que intervienen son: ex ceso en la potencia disipada, efectos trmicos, fatiga en los alambres de armado y prdidas en la elasticidad del cristal. El diseo de circuitos considerando bajas t emperaturas ambientales y mnimas potencias en el cristal reducirn el envejecimient o. Circuito Elctrico Equivalente: El circuito elctrico equivalente que se muestra a continuacin es un esquema del cristal de cuarzo trabajando a una determinada fr ecuencia de resonancia. El condensador Co en paralelo, representa en total la ca pacidad entre los electrodos del cristal ms la capacidad de la carcasa y sus term inales. R1, C1 y L1 conforman la rama principal del cristal y se conocen como co mponentes o parmetros motional donde: L1 representa la masa vibrante del cristal, C1 representa la elasticidad del cua rzo y R1 representa las prdidas que ocurren dentro del cristal. Figura 106. Circuito Elctrico Equivalente de un cristal de cuarzo Por ejemplo, un oscilador implementado con dos inversores y un Cristal de cuarzo, el trimer de 40pf se incluye para un ajuste fino de la frecuencia de oscilacin, mientras el

Diseo Digital para Ingeniera 103 circuito oscilante en si funciona con un solo inversor, se incluye otro para act uar como etapa separadora. Figura 107. Oscilador a Cristal

Diseo Digital para Ingeniera 104 4.4. Osciladores Controlados Se trata simplemente de controlar el momento en que estos deben oscilar, tenemos dos opciones, que sean controlados por un nivel al to o por un nivel bajo. Se tiene en cuenta que los osciladores vistos hasta el m omento solo pueden oscilar cambiando el estado de sus entradas en forma alternad a, lo que haremos ser forzar ese estado a un estado permanente, como dije anterio rmente ya sea a 1 o 0. Figura 106. Osciladores Controlados a Nivel 0 Figura 107. Osciladores Controlados a Nivel 1 4.5. Circuito Integrado 555 Este C ircuito Integrado (C.I.) es para los experimentadores y aficionados un dispositi vo barato con el cual pueden hacer muchos proyectos. Es un temporizador es tan v erstil que se puede, incluso utilizar para modular una seal en frecuencia modulada (F.M.) Est constituido por una combinacin de comparadores lineales, Flip-Flops (bs culas digitales), transistor de descarga y excitador de salida. Es muy popular p ara hacer osciladores que sirven como reloj (base de tiempo) para el resto del c ircuito. A continuacin se explicara la configuracin de sus pines: Figura 108. Representaciones del CI 555

Diseo Digital para Ingeniera 105 Pin 1 - Tierra o masa Pin 2 - Disparo: Es en esta patilla, donde se establece el inicio del tiempo de retardo, si el 555 es configurado como monostable. Este pr oceso de disparo ocurre cuando este pin va por debajo del nivel de 1/3 del volta je de alimentacin. Este pulso debe ser de corta duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar en alto hasta que la entrada de disparo pase a alto otra vez. Pin 3 - Salida: Aqu veremos el resultado de la operacin del temp orizador, ya sea que est conectado como monostable, astable u otro. Cuando la sal ida es alta, el voltaje ser el voltaje de aplicacin (Vcc) menos 1.7 Voltios. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla res et ( Pin 4) Pin 4 - Reset: Si se pone a un nivel por debajo de 0.7 Voltios, pone la patilla de salida 3 a nivel bajo. Si por algn motivo esta patilla no se utili za hay que conectarla a Vcc para evitar que el 555 se "reinicie" Pin 5 - Control de voltaje: Cuando el temporizador se utiliza en el modo de controlador de volt aje, el voltaje en esta patilla puede variar casi desde Vcc (en la prctica como V cc-1 voltio) hasta casi 0 V (aprox. 2 Voltios). As es posible modificar los tiemp os en que la patilla 3 est en alto o en bajo independiente del diseo (establecido por las resistencias y condensadores conectados externamente al 555). El voltaje aplicado a la patilla 5 puede variar entre un 45 y un 90 % de Vcc en la configu racin monoestable. Cuando se utiliza la configuracin astable, el voltaje puede var iar desde 1.7 voltios hasta Vcc. Modificando el voltaje en esta patilla en la co nfiguracin astable causar la frecuencia original del astable sea modulada en frecu encia (FM). Si esta patilla no se utiliza, se recomienda ponerle un condensador de 0.01uF para evitar las interferencias. Pin 6 - Umbral: Es una entrada a un co mparador interno que tiene el 555 y se utiliza para poner la salida (Pin 3) a ni vel bajo. Pin 7 - Descarga: Utilizado para descargar con efectividad el condensa dor externo utilizado por el temporizador para su funcionamiento. Pin 8 - V+: Ta mbin llamado Vcc, es el pin donde se conecta el voltaje de alimentacin que va de 4 .5 voltios hasta 16 voltios (mximo). Hay versiones militares de este integrado qu e llegan hasta 18 Voltios. El CI 555 se puede conectar para que funcione de dife rentes maneras, entre los ms importantes estn: como multivibrador astable y como m ultivibrador monoestable. 4.6. CI 555 como Multivibrador Astable: Este tipo de f uncionamiento se caracteriza por una salida con forma de onda cuadrada (o rectan gular) continua de ancho predefinido por el diseador del circuito. El esquema de conexin es el que se muestra. La seal de salida tiene un nivel alto por un tiempo T1 y en un nivel bajo un tiempo T2. Los tiempos de duracin dependen de los valore s de R1 y R2. T1 = 0.693(R1+R2)C1 y T2 = 0.693 x R2 x C1 (en segundos)

Diseo Digital para Ingeniera 106 Figura 109. CI 555 como Multivibrador Astable La frecuencia con que la seal de sa lida oscila est dada por la frmula: f = 1 / [0.693 x C1 x (R1 + 2 x R2)] y el perod o es simplemente = T = 1 / f Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta se vuelve a repetir (Tb - Ta), ver figura 109. 4.7. CI 555 como Multivibrador Monoestable: En este caso el circuito entrega a su salida un solo pulso de un ancho establecido por el diseador (tiempo de duracin) Ver figura 110. El esquema de conexin es el que se muestra. La Frmula para calcular el tiempo de duracin (tiempo que la salida est en nivel alto) es: T = 1.1 x R1 x C1 (en seg undos). Observar que es necesario que la seal de disparo, sea de nivel bajo y de muy corta duracin en el PIN 2 del C.I. para iniciar la seal de salida. Figura 110. CI 555 como Multivibrador Monoestable 4.8. Circuitos Monoestables: M onoestable sencillo con un inversor: Considere inicialmente la entrada del inver sor en nivel bajo a travs de R y C, entonces su salida estar a nivel alto, ahora b ien, un 1 lgico de poca duracin en la entrada, hace que se cargue el capacitor y

Diseo Digital para Ingeniera 107 conmute el inversor entregando un 0 lgico en su salida, y este permanecer en ese e stado hasta que la descarga del capacitor alcance el umbral de histresis de la co mpuerta y entonces conmutar y regresar a su estado inicial (Ver figura 111) Figura 111. Monoestable sencillo con inversor Figura 112. Monoestable con dos inversores Figura 113. Monoestable con dos compuertas NOR 4.9. Circuitos Biestables (FLIP-F LOPs): Los circuitos biestables son muy conocidos y empleados como elementos de memoria, ya que son capaces de almacenar un bit de informacin. En general, son co nocidos como FLIP-FLOP y poseen dos estados estables, uno a nivel alto (1 lgico) y otro a nivel bajo (cero lgico). Observacin: es posible que al presionar el pulsa dor se produzcan rebotes elctricos, es como haberlo presionado varias veces, y s.. . los resultados sern totalmente inesperados, as que si se utilizan los cables par a probar estos circuitos no nos servirn de mucho, es conveniente utilizar un puls o de reloj para realizar estas pruebas, un circuito astable o monoestable, que l lamaremos pulso de reloj o Clock o CK. Por lo general un FLIP-FLOP dispone de do s seales de salida, una con el mismo valor de la entrada y otra con la negacin del mismo o sea su complemento.

Diseo Digital para Ingeniera 108 Existen varios tipos de FLIP-FLOPs y variaciones de estos que permiten realizar funciones especficas, dependiendo de la aplicacin. A continuacin veremos algunos de ellos. 4.9.1. FLIP-FLOP Bsico R-S (Reset-Set): Se puede construir uno fcilmente u tilizando dos compuertas NAND o NOR conectadas de tal forma de realimentar la en trada de una con la salida de la otra, quedando libre una entrada de cada compue rta, las cuales sern utilizadas para control Set y Reset. Figura 114. FLIP-FLOP Bsico R-S con compuertas NOR y NAND Las resistencias R1 y R 2 utilizadas en ambos casos son de 10k y empleadas solamente para evitar estados indeterminados, observa el circuito con compuertas NOR... Un nivel alto aplicad o en Set, hace que la salida negada Q sea 0 debido a la tabla de verdad de la com puerta NOR, al realimentar la entrada de la segunda compuerta y estando la otra a masa, la salida normal Q ser 1. Ahora bien, esta seal realimenta la primer compu erta, por lo tanto no importan los rebotes, y el FF se mantendr en este estado ha sta que le des un pulso positivo a la entrada Reset Conclusin: El Biestable posee dos entradas Set y Reset que trabajan con un mismo nivel de seal, provee dos sal idas, una salida normal Q que refleja la seal de entrada Set y otra Q que es el co mplemento de la anterior. Si comparas los dos FLIP-FLOP representados en la figu ra 111, vers que slo difieren en los niveles de seal que se utilizan, debido a la t abla de verdad que le corresponde a cada tipo de compuerta. Este suele presentar un estado indeterminado cuando sus dos entradas R y S se encuentran en estado a lto (ver tablas 47 y 48). Si Ri Qi+1 0 0 1 1 0 1 0 1 Qi 0 1 Tabla 48. Estados lgicos del FLIP-FLOP R-S con compuertas NAND Si Ri Qi+1 0 0 -

Diseo Digital para Ingeniera 109 0 1 1 1 0 1 0 1 Qi Tabla 49. Estados lgicos del FLIP-FLOP R-S con compuertas NOR 4.9.2. FLIP FLOP RS - Controlado por un pulso de reloj: En este caso voy a utilizar el ejemplo de l as compuertas NAND, pero le agregaremos dos compuertas ms, y uniremos la entrada de cada una a una seal de Reloj Figura 115. FLIP-FLOP R-S Controlado por un pulso de reloj Necesitamos un genera dor de pulsos (Astable) para conectarlo en la entrada Clock, una vez lo tenemos pasamos a interpretar el circuito... Sorpresa, el FF se mantiene sin cambios en Q y Q. Fjate que ahora no importa el estado de Set y Reset, esto se debe a su tabl a de verdad (basta que una de sus entradas sea 0 para que su salida sea 1) por l o tanto Set y Reset quedan inhabilitadas. Es decir que se leern los niveles de Se t y Reset slo cuando la entrada Clock sea 1. NOTA 1: El primer circuito que vimos (FLIP-FLOP simple) es llamado FLIP-FLOP Asncrono ya que puede cambiar el estados de sus salidas en cualquier momento, y slo depende de las entradas Set y Reset. NOTA 2: El segundo circuito es controlado por una entrada Clock y es llamado FLI PFLOP Sncrono ya que el cambio de estado de sus salidas esta sincronizado por un pulso de reloj que realiza la lectura de las entradas en un determinado instante . Si pones un 0 en Set y la entrada Clock est a 1 ocurrir todo lo que se describe en el esquema anterior, veamos figura 116 que ocurre cuando Clock pasa a 0...

Diseo Digital para Ingeniera 110 4.9.3. FLIP-FLOP D: En este circuito no existe la posibilidad de que las dos ent radas estn a nivel alto ya que posee un inversor entre la una y la otra de tal mo do que R = ~S, observa la figura 116, aqu se supone la entrada Dato a nivel 0... Figura 116. FLIP-FLOP D con entrada Dato a nivel 0 Veamos que ocurre cuando la e ntrada Dato, pasa a 1 y CK cambia de estado pasando tambin a 1, segn como se van t ransmitiendo los datos por las compuertas resulta Q = 1 y Q = 0. Figura 117. FLIP-FLOP D con entrada Dato a nivel 1 Para que el FLIP-FLOP retorne a su estado inicial, la entrada Dato D deber pasar a 0 y slo se transferir a la sa lida si CK es 1. Nuevamente se repite el caso que para leer el datos debe ser CK = 1. En forma general se representa el FLIP-FLOPD con el siguiente smbolo Figura 118. Smbolo FLIP-FLOP D D 0 1 CLK Qi+1 0 1 Tabla 50. Estados del FLIP-FLOP D La forma de operacin de este FLIP-FLOP es muy s encilla: Cuando D=0 y se presenta un cambio de 0 a 1 lgico en la entrada de reloj del FLIP -FLOP la salida Q=0.

Diseo Digital para Ingeniera 111 Cuando D=1 y se presenta un cambio de 0 a 1 lgico en la entrada de reloj del FLIP -FLOP la salida Q=1. En otras palabras, el dato en D se transfiere y memoriza en Q cada vez que se pr esenta una transicin de 0 a 1 lgico en la seal de reloj (CLK); esta condicin se cono ce con el nombre de transicin por flanco positivo. La condicin complementaria a la anterior es cuando la transicin es de 1 a 0 lgico, en este caso se dice que la tr ansicin se da por flanco negativo. Este FLIP-FLOP se puede utilizar para que la t ransicin se de por flanco negativo, simplemente basta con poner a la entrada del reloj (CLK) un inversor como en la figura 119. Figura 119. FLIP-FLOP D con inversor en la entrada de reloj 4.9.4. FLIP-FLOP D P RESET-CLEAR Este FLIP-FLOP es similar al FLIP-FLOP D, excepto que este tiene dos entradas asincrnicas activadas en bajo llamadas Preset y Clear. Estas entradas c omo su nombre lo indican sirven respectivamente para poner en 1 y 0 la salida Q del FLIPFLOP independientemente de la seal de reloj. La configuracin de este FLIPFLOP y su representacin abreviada se describen en la figura 120 Figura 120. FLIP-FLOP D Preset-Clear La gran parte de los Circuitos Integrados q ue contienen FLIP-FLOPs vienen con entradas asincrnicas de inicializacin y borrado (Preset y Clear), comnmente representados con las abreviaturas PRE y CLR. 4.9.5. FLIP-FLOPJ-K

Diseo Digital para Ingeniera 112 Este FLIP-FLOP es una versin modificada del FLIP-FLOP D, y su aplicacin es muy dif undida en el Anlisis y Diseo de Circuitos Secuenciales. El funcionamiento de este dispositivo es similar al FLIP-FLOP S-R, excepto que en este no se presentan ind eterminaciones cuando sus dos entradas se encuentran en 1 lgico, si no que el FLI P-FLOP entra en un modo de funcionamiento llamado modo complemento, en el cual, la salida Q cambia a su estado complementario despus de cada pulso de reloj. La c onfiguracin de este FLIP-FLOP y su representacin abreviada se muestran en la figur a 121 y en la tabla 51 se indican los estados de entrada y salida de este FLIPFL OP. Figura 121. Representacin del FLIP-FLOP J-K Note que las entradas J y K controlan el estado de este FLIP-FLOP de la misma manera que en el FLIP-FLOPD. Cuando las entradas son J=1 y K=1 no generan un estado indeterminado a la salida, sino que hace que la salida del FLIP-FLOP cambie a su estado complementario. J K CLK 0 0 1 0 0 1 1 1 Qi+1 Qi 1 0 Q i' Tabla 51. Estados del FLIP-FLOPJ-K 4.9.6. FLIP-FLOP T (Toggle) Este FLIP-FLOP re cibe su nombre por la funcin que realiza (Toggle) cambiando el estado de la salid a por su complemento. Es una modificacin del FLIP-FLOP J-K limitndolo a cumplir ex clusivamente esta funcin, la cual se logra uniendo las terminales J y K como se m uestra en la figura 122. Figura 122. FLIP-FLOP T La tabla de verdad de este FLIP-FLOP se limita a las lnea s 1 y 4 del FLIP-FLOP J-K.

Diseo Digital para Ingeniera 113 T 0 1 CLK Qi+1 Qi Qi' Tabla 52. Estados del FLIP-FLOP T 5. Contadores y Registros Son circuitos digita les lgicos secuenciales de salida binaria o cuenta binaria, caracterstica de tempo rizacin y de memoria, por lo cual estn constituidos a base de flip-flops. Caracters ticas Importantes: 1. Un nmero mximo de cuentas (mdulo del contador), 2. Cuenta asc endente o descendente, 3. Operacin sncrona o asncrona, 4. Autnomos o de autodetencin. Utilidad Se utilizan para contar eventos. Ejemplos: 1. Nmero de pulsos de reloj, 2. Medir frecuencias, 3. Se utilizan como divisores de frecuencia y para almace nar datos (en un reloj digital), 4. Se utilizan para direccionamiento secuencial y algunos circuitos aritmticos. 5.1. Contadores de Propagacin: Los contadores dig itales o binarios en esencia son un grupo de FLIP-FLOPs dispuestos de tal manera que sus salidas proporcionan una secuencia determinada como respuesta a los aco ntecimientos que ocurren a la entrada del reloj. Estos acontecimientos pueden se r por lo general pulsos de reloj (sincrnicos) o acontecimientos aleatorios (asinc rnicos) alimentados como entradas por la terminal de reloj de los FLIP-FLOPs. Los contadores de propagacin se basan en este ltimo principio para generar secuencias binarias que cambian como respuesta a eventos. Para conformar un contador de n bits solo basta tener n FLIP-FLOPs, uno para cada BIT de informacin. A continuacin se dar una descripcin sobre la estructura y funcionamiento de los contadores de p ropagacin ms comunes en lgica secuencial. 5.2. Contador de propagacin ascendente: El FLIP-FLOP T, tiene especial aplicacin en los contadores, debido a la habilidad q ue tienen para cambiar a su estado complementario, despus de un evento de reloj. Nmero de pulsos Q3 Q2 Q1 Q0 0 1 2 ... 15 16 17 ... 0 0 0 ... 1 0 0 ... 0 0 0 ... 1 0 0 ... 0 0 1 ... 1 0 0 ... 0 1 0 ... 1 0 1 ...

Diseo Digital para Ingeniera 114 Tabla 53. Estados contador ascendente Observe la forma en que opera este circuit o. Los pulsos de reloj se aplican nicamente al FLIP-FLOP A, as que la salida de es te FLIP-FLOP se complementar cada vez que haya una transicin negativa en la entrad a de reloj. La salida del FLIP-FLOP A se aplica directamente a la entrada de rel oj del FLIP-FLOP B, de tal forma que la salida de este FLIP-FLOP se complementa cada vez que su entrada de reloj pasa de 1 a 0 lgico. De forma similar se comport an los FLIP-FLOPs C y D cambiando su estado cada vez que reciben una transicin ne gativa en sus respectivas entradas de reloj. Las salidas de los FLIP-FLOPs D, C, B y A representan un numero binario de 4 bits, siendo D el bit ms significativo y al menos significativo. Este contador cuenta en forma ascendente desde 0000 ha sta 1111, es decir que tiene 16 estados diferentes (24=16). En electrnica digital , existe una notacin que define el nmero de estados de un contador, designada por la sigla MOD ms l numero de estados, por esta razn se dice que es un contador MOD16 . Este tipo de contadores acta como divisores de frecuencia. Si se hace un anlisis sobre la frecuencia de las seales de salida de los FLIP-FLOPs se puede observar que la seal Q3 tiene una frecuencia dada por la siguiente expresin: Donde fCLK corresponde a la frecuencia de la seal del reloj. De igual forma las f recuencias de las salidas de los dems FLIP-FLOPs estaran dadas por las siguientes expresiones: Se plantea como ejercicio dibujar la seal de reloj y las seales de salida de los F LIPFLOPs para confirmar estos resultados. Este contador se puede modificar para que opere a cualquier nmero MOD entre 1 y 16. De forma general un contador de n b its se puede modificar para cualquier nmero MOD2n, y para lograrlo es necesario u tilizar la entrada asincrnica de borrado CLR de los FLIP-FLOPs, como veremos a co ntinuacin. 5.3. Contadores con nmeros MOD < 2n Los contadores bsicos pueden ser mod ificados para producir nmeros MOD < 2n, permitiendo que el contador omita estados que normalmente hacen parte de la secuencia de conteo. La forma ms usual para lo grar esto se puede ver en la Figura

Diseo Digital para Ingeniera 115 123, la cual corresponde a un contador de 4 bits MOD10. Este contador es conocid o tambin como contador dcadas. Figura 123. Contador dcadas (MOD10) Asumiendo que la compuerta NAND no estuviera presente, el contador sera MOD16, sin embargo la presencia de esta compuerta alte ra el funcionamiento normal cuando las salidas Q3 y Q1 que van a la compuerta so n 1. Esta condicin ocurrir cuando el contador pase del estado 1001 (9) al 1010 (10 ), haciendo que las entradas asncronas CLR de los FLIP-FLOPs sean 0 y por tanto e l contador pase al estado 0000. En la Tabla 54, se resumen los estados de este c ontador. En el momento que el contador llega al estado 1001 y ocurre una nueva t ransicin en la entrada de reloj (CLK), se presenta el estado 1010 (10) de forma t emporal, y su duracin depende del tiempo de propagacin de la compuerta NAND. En la Figura 123 se observa el estado temporal entre los estados 1001 y 0000. Nmero de pulsos 0 1 2 ... 9 10 11 ... Q3 0 0 0 ... 1 0 0 ... Q2 0 0 0 ... 0 0 0 ... Q1 0 0 1 ... 0 0 0 ... Q0 0 1 0 ... 1 0 1 ... Tabla 54. Estados del contador dcadas

Diseo Digital para Ingeniera 116 Figura 124. Estados de transicin del contador de propagacin MOD10 5.4. Contador de propagacin descendente: Los contadores descendentes cuentan en forma inversa, po r ejemplo de 1111 hasta 0000. En la Figura 125 se observa un contador descendent e de 4 bits. Note que este contador es similar al ascendente excepto que las sal idas ahora son su complemento. Figura 125. Contador descendente En la tabla 55 se muestran los estados de las s alidas de los FLIP-FLOPs, donde se observa que despus de cada pulso s decremento l a secuencia binaria representada por las salidas Q3 a Q0. Nmero de pulsos 0 1 2 ... 15 16 17 ... Q3 1 1 1 ... 0 1 1 ... Q2 1 1 1 ... 0 1 1 ... Q1 1 1 0 ... 0 1 1 ... Q0 1 0 1 ... 0 1 0 ... Tabla 55. Estados del contador descendente Ejercicio: Dibujar dos contadores bin arios de 4 bits (ascendente y descendente) utilizando FLIP-FLOPs T que respondan al flanco negativo del la seal del reloj.

Diseo Digital para Ingeniera 117 5.5. Contadores Sincrnicos El inconveniente que se presenta con los contadores de propagacin de la leccin anterior, consiste bsicamente en que no todos los FLIP-FLO Ps cambian simultneamente con la seal del reloj. Los contadores asincrnicos deben e sperar que la seal se propague desde el primer FLIP-FLOP que representa el BIT me nos significativo hasta el FLIP-FLOP del BIT ms significativo. En los contadores sincrnicos a diferencia de los contadores de propagacin o asincrnicos, la seal de re loj se aplica simultneamente a todos los FLIP-FLOPs. Estos contadores por lo gene ral tienen ms circuitera que los contadores de propagacin y estn conformados por FLI P-FLOPs J-K. Para entender el funcionamiento de este tipo de contadores es neces ario observar con atencin la secuencia para determinar los componentes que se deb en agregar (generalmente FLIP-FLOPs y compuertas). Analicemos el funcionamiento del contador de 3 bits que se muestra en la figura 126, y cuyos estados se resum en en la tabla 56. Asumamos que inicialmente el contador se encuentra en el esta do 000. Note que el estado de la salida Q0 debe cambiar despus de cada transicin p ositiva del reloj (CLK), as que el FLIP-FLOP F0 debe tener sus entradas J y K en 1 lgico para que cumpla esta funcin, tal como se muestra en la figura 126. Figura 126. Contador ascendente sincrnico de 3 bits Nmero de pulsos 0 1 2 3 4 5 6 7 8 Q2 0 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0 Tabla 56. Estados del contador sincrnico ascendente de 3 bits

Diseo Digital para Ingeniera 118 Ahora note que la salida Q1 cambia a su estado complementario cada vez que Q0=1 (ver tabla 56), as que las entradas J y K del FLIP-FLOP F1 deben estar conectadas a la salida Q0. De esta forma cada vez que Q0=1 y ocurra una transicin positiva del reloj el FLIP-FLOP cambiara de estado tal como se observa en la secuencia. F inalmente nos resta analizar el estado de la salida Q2, para lo cual se debe obs ervar nuevamente la tabla 56. Note que Q2 cambia a su estado complementario cada vez que Q1 y Q0 son 1, as que la forma de implementarlo en el contador es conect ado Q1 y Q0 como entradas a una compuerta AND y cuya salida debe ir a las entrad as J y K del FLIP-FLOP F2. Observe que este FLIP-FLOP queda en estado complement o (toggle), cada vez que se presente esta condicin y ocurra una transicin positiva en el reloj (CLK). Nmero de pulsos 0 1 2 3 4 5 6 7 8 ... 15 16 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 1 ... 1 0 0 0 0 0 1 1 1 1 0 ... 1 0 0 0 1 1 0 0 1 1 0 ... 1 0 0 1 0 1 0 1 0 1 0 ... 1 0 Tabla 57. Estados del contador sincrnico ascendente Se puede hacer un anlisis simi lar al anterior para entender el funcionamiento de este contador, sin embargo, o bserve que la secuencia de 3 bits es parte de la secuencia para 4 bits, as que so lo basta agregar un FLIP-FLOPJK y una compuerta AND que ponga el FLIP-FLOPF3 en modo complemento cada vez que Q2, Q1 y Q0 son 1, para lograr que el contador gen ere finalmente la secuencia de la tabla 57. Al igual que el contador de propagac in de la leccin anterior, el contador sincrnico se puede modificar para cambiar su nmero MOD, mediante el uso de compuertas NAND y las entradas asincrnicas CLR de lo s FLIP-FLOPs. En la Figura 127 se observa cmo se puede convertir este contador MO D16 a MOD10, agregando simplemente una compuerta NAND de dos entradas.

Diseo Digital para Ingeniera 119 Figura 127. Componente adicional para convertir un contador MOD16 a MOD10 5.6. E jemplos de Contadores en Circuito Integrado En el comercio existen varios contad ores en circuito integrado que aparte de realizar la funcin de generar secuencias binarias, tiene otras funciones adicionales que generalmente tienen que ver con la configuracin y modo de funcionamiento. Entre las funciones que se pueden enco ntrar en estos circuitos integrados se encuentran opciones de seleccin de secuenc ia ascendente o descendente, borrado as como inicializacin entre otras. A continua cin se presenta una lista de algunos contadores en circuito integrado de uso difu ndido en Electrnica Digital, con una descripcin detallada de sus pines.

Diseo Digital para Ingeniera 120 Nombre Contador Binario Dcadas Up/Down Imagen Terminales PE Descripcin (Preset Ena ble): Esta entrada se utiliza para cargar los datos Pi en las salidas Qi (Preset s): Entradas de fijacin. Se utilizan en forma conjunta con PE (Quits): Salidas bi narias (Carry In). Entrada para detener la secuencia. En 0 Cuenta, en 1 se detie ne (Carry Out). Salida para indicar rebasamiento. 0 sin acarreo, 1 con acarreo ( Bin/Dec): Seleccin del tipo de funcionamiento. 1 Binario, 0 decadal (Up/Down): En trada de seleccin de secuencia. 1 Ascendente, 0 descendente Alimentacin (Quits): S alidas Binarias (Reset): Entrada de Borrado (Input): Entrada Asincrnica para incr emento del contador Alimentacin P0...P3 Q0...Q3 C.I' C.O' B/D U/D Vdd, Gnd Contador Binario (14 bits) Q1 ... Q13 RES INP Vdd, Gnd Contador Binario (12 bits) Q0 ... Q11 CLK RES Vdd, Gnd (Quits): Salidas binarias (Clock): Entrada de reloj (Reset): Entrada de Borrado (Voltaje, Ground): Alimentacin Contador Decadal (4 bits) CLR' CLK A, B, C, D ENP, ENT LD' (Clear): Entrada de borrado, en cero inicializa todas las salidas a cero (Clock) : Entrada de Reloj Entradas de Datos Paralelo Entradas de Sostenimiento (Load'): Entrada de habilitacin de carga de datos. Se usa de forma conjunta con las entra das A, B, C, D (Quits): Salidas Salida de Rebasamiento. Cuando el contador llega al ltimo dgito se genera un acarreo (1) QA, QB, QC, QD RCO

Diseo Digital para Ingeniera 121 Contador Binario (4 bits) CLR' CLK A, B, C, D ENP, ENT LD' (Clear): Entrada de b orrado, en cero inicializa todas las salidas a cero (Clock): Entrada de Reloj En tradas de Datos Paralelo Entradas de Sostenimiento (load): Entrada de habilitacin de carga de datos. Se usa de forma conjunta con las entradas A, B, C, D (Quits) : Salidas Salida de Rebasamiento. Cuando el contador llega al ltimo dgito se gener a un acarreo (1) Entradas Paralelo (Count Enable'): Entrada de habilitacin para e l contador (Down/Up'): entrada de seleccin de la secuencia, ascendente o descende nte (Quits): salidas binarias QA, QB, QC, QD RCO Contador Decadal Up/Down (4 bits) D0, D1, D2, D3 CTEN' D/U' Q 0, Q1, Q2, Q3 LD' M/m (load): entrada de carga de los datos presentes en D0...D3 (Max/\): salida de sea lizacin de rebasamiento del contador. En 1 indica que hay carry al rebasar el nmer o 1001 en modo ascendente o cuando alcanza el 0000 en modo descendente. Salida d e propagacin para conexin en cascada con otros contadores (Clock): entrada de relo j Alimentacin RCO CLK VDD, GND Tabla 58. Contadores en Circuito Integrado Se plantea como ejercicio, adquirir algunos de estos circuitos integrados comerc iales y verificar su funcionamiento. 5.7. Registros de Corrimiento En el procesamiento digital de datos se necesita c on frecuencia retener los datos en ciertas ubicaciones intermedias del almacenam iento temporal, con el objeto de realizar algunas manipulaciones especficas, desp us de las cuales los datos modificados se pueden enviar a otra localizacin similar . Los dispositivos digitales donde se tiene este almacenamiento temporal se cono cen como registros de corrimiento o registros de desplazamiento. Dado que la mem oria y el desplazamiento de informacin son sus caractersticas bsicas, los registros son circuitos secuenciales constituidos por FLIP-FLOPs, donde cada uno de ellos maneja un bit de la palabra binaria. Por lo general se da el calificativo de re gistro a un conjunto de ocho (8) o ms FLIPFLOPs. Muchos registros usan FLIP-FLOPs tipo D aunque tambin es comn el uso de FLIP-FLOPs JK. Ambos tipos pueden obteners e sin dificultad como unidades

Diseo Digital para Ingeniera 122 comerciales. Son muy populares los de 8 bits, ya que en los computadores con fre cuencia manipulan bytes de informacin. 5.8. Registro de Corrimiento Bsico Un regis tro de corrimiento bsico es un conjunto de FLIP-FLOPs conectados de tal forma que los nmeros binarios almacenados en l son desplazados de un FLIP-FLOP al siguiente con cada pulso de reloj aplicado. Con cada flanco ascendente del reloj la infor macin se va desplazando hacia la derecha una posicin. En la Figura 128 se observan las formas de onda de las salidas de cada FLIP-FLOP, donde se observa el despla zamiento de los datos de izquierda a derecha. Figura 128. Formas de onda de un registro de 4 bits 5.9. Tipos de Entradas y Sal idas en los Registros de Corrimiento Existen diversas formas de cargar o extraer informacin en un registro de corrimiento. En la figura 129 se muestran las disti ntas formas de mover la informacin en un registro de corrimiento. Figura 129. Tipos de Entradas y Salidas en los registros de corrimiento

Diseo Digital para Ingeniera 123 Las combinaciones de Entrada/Salida ms comunes en los registros de corrimiento so n: Entrada Serie/Salida Paralelo y Entrada Paralelo/Salida Serie. A continuacin s e dar una descripcin sobre estos dos modos de funcionamiento. Entrada Serie - Sali da Paralelo: Es la forma ms usual del tipo de entrada y salida de datos en los re gistros de corrimiento. En la Figura 130 se observa el esquema de un registro de esta clase. La entrada asincrnica CLR que se observa, es usada para poner todos los bits del registro en 0. Existen circuitos integrados como el 74HC164 que fun cionan de esta forma. Figura 130. Registro de corrimiento Entrada serie - Salida paralelo Entrada para lelo Salida serie: En la Figura 131 se observa el esquema de un registro de este tipo. LOAD: Las entradas en paralelo se almacenan en los FLIPFLOPs internos (en trada asincrnica), SHIFT: Corrimiento del puerto hacia la derecha (entrada sincrni ca), entrada serie por el primer FLIP-FLOP y salida serial por el ltimo. Existen circuitos integrados como el 74HC165 que funcionan con base en este esquema. Figura 131. Registro de corrimiento Entrada paralelo - Salida serie 5.10. Regist ros de corrimiento bidireccionales Este tipo de registro tiene la opcin de elegir la direccin en que se transmiten los datos. Estos registros tienen una seal de co ntrol que permite seleccionar el sentido de desplazamiento de los datos. En la F igura 132 se observa el circuito lgico de un registro bidireccional de 4 bits.

Diseo Digital para Ingeniera 124 Figura 132. Registro de corrimiento bidireccional de 4 bits Para propsitos de ent ender el funcionamiento de este registro se ha dispuesto de forma vertical, para mostrar cmo se desplazan los datos. Cuando la entrada ABA/ARR' se encuentra en 1 lgico, los datos se desplazan hacia abajo y cuando esta es 0 lgico los datos se d esplazan hacia arriba. Cuando la seal de control ABA/ARR' es 1, las compuertas ma rcadas con A se activan, permitiendo que el dato de cualquier FLIP-FLOP pase al FLIP-FLOP inmediatamente inferior despus de que ocurra una transicin positiva en l a seal del reloj, de esta forma la informacin de desplaza por las lneas marcadas en azul que se observan en la figura 132. Cuando la seal de control ABA/ARR' es 0, las compuertas marcadas con B se activan y el dato de cualquier FLIP-FLOP se pas a al FLIP-FLOP inmediatamente superior. Las lneas marcadas en rojo en la figura 1 32 indican el canal de transmisin de los datos de un FLIP-FLOP a otro para esta c ondicin. Note que las compuertas marcadas como A y B se activan de forma compleme ntaria, es decir, mientras se activan aquellas marcadas como A las marcadas como B se encuentran inactivas y viceversa. 5.11. Registros en Circuito Integrado

Diseo Digital para Ingeniera 125 En el mercado existen actualmente varios circuitos integrados que desempean su fu ncin como registros, en esta seccin mencionaremos algunos de estos registros dispo nibles en lgica TTL y CMOS. Circuito Integrado 74HC373 Este integrado contiene 8 Cerrojos tipo D con salidas triestado. En la figura 133 se observa el esquema de conexiones interno y la descripcin de sus entradas y salidas es la siguiente: D0...D7: Entrada paralelo Q0...Q7: Salida paralelo LE: Latch Enable OE: Output E nable Figura 133. Diagrama Lgico del CI74HC373 Circuito Integrado 74HC374 Este circuito integrado contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanc o de subida de la seal del Reloj. En la figura 134 se muestra la estructura inter na de este registro y su diferencia con el anterior Circuito Integrado es que es te contiene FLIP-FLOPs.

Diseo Digital para Ingeniera 126 Figura 134. Diagrama lgico del CI74HC374 Circuito Integrado 74HC273 Este integrad o contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanco de subi da de la seal del reloj, adicionalmente tiene una entrada para borrar activa en b ajo (CLR'). En la figura 135 se observa el diagrama de pines de este integrado y el tabla 59 los estados lgicos. Figura 135. Esquema del CI-74HC273 CLEAR CLK D Q 0 1 1 1 X 0 X 0 1 0 1 0 X Q0 Tabla 59. Descripcin de las entradas del CI-74HC273 5.12. Aplicaciones de los Reg istros de Corrimiento Los registros de corrimiento tienen varias aplicaciones en la Electrnica Digital, entre las cuales se pueden mencionar las siguientes: Transmisin de datos. Conversin de protocolo serie en paralelo y viceversa. Puertos de salida de los microcomputadores. Secuenciadores (luces y anuncios publicitar ios). Multiplicaciones y divisiones por 2, 4, 8, 16 bits. Operaciones que se hac en en forma secuencial. 5.13. Contador en Anillo El contador en anillo es un registro de corrimiento bsic o en el que los datos no se pierden al desplazarse, en lugar de ello, la informa cin rota debido a que los FLIPFLOPs de los extremos se encuentran interconectados , de tal forma que los datos se desplazan en forma de "anillo".

Diseo Digital para Ingeniera 127 Asumiendo que el estado inicial del contador en anillo es , Q0=0), los estados que se presentaran en este contador tabla 60. Despus del cuarto pulso en la seal del reloj e. Pulso del Reloj Q3 Q2 Q1 Q0 0 1 2 3 4 1 0 0 0 1 0 1 0 0 0

1000 (Q3=1, Q2=0, Q1=0 seran los mostrados en la el estado inicial se repit 0 0 1 0 0 0 0 0 1 0

Tabla 60. Estados del Contador en Anillo En el mercado existen contadores de est e tipo en circuito integrado, sin embargo su construccin es muy fcil a partir de u n registro de corrimiento convencional. Existe otro contador en anillo llamado c ontador Johnson, el cual tiene un funcionamiento similar al contador en anillo, excepto que el estado del ltimo FLIPFLOP se realimenta al primero a travs de un in versor. En al figura 136 se observa el diagrama lgico de este contador. Figura 136. Contador Johnson de 4 bits Tomando como estado inicial del contador Johnson 0000 (Q3=0, Q2=0, Q1=0, Q0=0), los estados presentes en este contador se ran los mostrados en la tabla 61. Note que durante el octavo pulso en la seal del reloj el estado inicial se repite. Pulso del Reloj Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 Tabla 61. Estados del Contador Johnson

Diseo Digital para Ingeniera 128 6. Anlisis y Diseo de Circuitos Secuenciales El Anlisis y Diseo de Circuitos Secuenc iales se encuentra estrechamente relacionado con el control secuencial, denomina do tambin control lgico o control binario. En los sistemas de control secuencial l as entradas y las salidas son de tipo binario y determinan una serie de pasos pa ra la operacin de un proceso. Las entradas por lo general son: pulsadores, interr uptores, microinterruptores, fines de carrera o detectores de proximidad. Las sa lidas pueden ser: Vlvulas solenoides, cilindros neumticos, contactores para arranq ue y parada de motores, pilotos de sealizacin, alarmas, entre otros. Cuando el sis tema de control secuencial es pequeo se realiza con circuitos digitales combinato rios y secuenciales. Cuando es grande se realiza con PLCs (Controladores Lgicos Pr ogramables), microcomputadores, microprocesadores especiales para control secuen cial y por software en PC. En este capitulo se mostraran las metodologas bsicas pa ra el Diseo de Circuitos Secuenciales y su aplicabilidad en dispositivos secuenci ales para funciones especficas. 6.1. Teora de Mquinas de Estado (FSM) La teora de mqu inas de estado es el nombre con el que se conocen los mtodos de Anlisis y Diseo de Circuitos Secuenciales Sincrnicos. Esta leccin constituye una introduccin al tema d el captulo, donde se definir lo que son las mquinas de estado y los conceptos bsicos para entender la metodologa de Anlisis y Diseo de Circuitos Secuenciales. Las mquin as de estado son circuitos secuenciales que se encuentran constituidos por una e tapa combinacional y una etapa de memoria, relacionadas de tal forma que conform an un sistema secuencial para algn propsito especial. Los registros y contadores c on entradas asincrnicas son ejemplos de este tipo de sistemas secuenciales. 6.2. Mquinas de Estado de Mealy y Moore Los circuitos secuenciales se clasifican dentr o de una categora conocida como mquinas de estado, de la cual se distinguen comnmen te dos tipos: Mquina de Mealy: En esta mquina de estados las salidas se encuentran determinadas por el estado interno del sistema y por las entradas no sincronizadas con el cir cuito. El diagrama de bloques representativo de esta mquina se muestra en la figu ra 137, donde se observa que las salidas del sistema son tanto sincrnicas como as incrnicas.

Diseo Digital para Ingeniera 129 Figura 137. Maquina de estados de Mealy Mquina de Moore: Las salidas solo dependen del estado interno y de cualquier entr ada sincronizada con el circuito, como se observa en la figura 138, donde las sa lidas del sistema son nicamente sincrnicas. Un ejemplo de este tipo de mquinas de e stado son los contadores (ver captulo 5). Figura 138. Maquina de estados de Moore Los circuitos secuenciales se caracterizan por tener una etapa combinacional y o tra de memoria conformada por FLIP-FLOPs. En la figura 140, se puede observar un ejemplo particular de este tipo de circuitos, el cual corresponde a una Maquina de estado de Mealy. Observe que hay salidas que dependen de la etapa de memoria y hay una salida que depende directamente de la etapa combinatoria. Figura 140. Circuito Secuencial de ejemplo Con base en el circuito de la figura 140, se dar una descripcin de las herramientas bsicas que son empleadas para el Anli sis y Diseo de Circuitos Secuenciales. Entre estas herramientas se encuentran las ecuaciones lgicas, las los diagramas de estado, las tablas de estado, las tablas de transicin y los mapas de Karnaugh.

Diseo Digital para Ingeniera 130 6.3. Ecuaciones Lgicas Las ecuaciones lgicas son funciones que definen la relacin existente entre los est ados de entrada y los estados de salida del sistema. Para determinar las ecuacio nes lgicas de la mquina de estados de la figura 140, inicialmente se deben identif icar los estados siguientes. Estos estados corresponden a aquellos que ocurren d espus de una transicin en la seal de reloj de los FLIP-FLOPs. Recuerde que para los FLIP-FLOPs tipo D el estado siguiente (Qi+1) es igual al estado de la entrada D . Teniendo en cuenta lo anterior las ecuaciones lgicas para los FLIP-FLOPs A y B del circuito de la figura 140 seran las siguientes: A = DA = AX + BX B = DB= AX La salida Y esta dada por: Y = (A + B)X Observando esta ltima ecuacin se concluye que la salida (Y) es funcin del estado pr esente del sistema (A y B) y de la entrada asincrnica (X). Las ecuaciones lgicas e n los circuitos secuenciales tienen una estructura formada por dos clases de est ados: Los estados siguientes, los cuales se agrupan al lado izquierdo de la expresin y representan las variables dependientes del sistema. El estado de estas variables cambia en el momento que ocurra una transicin en la seal de reloj. Los estados ac tuales y entradas del sistema. Agrupados al lado derecho de la expresin, constitu yen las variables inpendientes, las cuales pueden o no cambiar en sincrona con el sistema. Cuando las ecuaciones de estado contienen varios trminos, se pueden simplificar e mpleando metodologas de reduccin de trminos como Algebra de Boole, Mapas de Karnaug h, o mediante el Algoritmo de Quine-McCluskey, las cuales fueron presentadas en el Capitulo 2. 6.4. Tablas de Estado Una tabla de estado es un listado que conti ene la secuencia de los estados de entradas, estados internos y salidas del sist ema, considerando todas las posibles combinaciones de estados actuales y entrada s. Las tablas de estado por lo general se dividen en tres partes: estados actual es, estados siguientes y salidas, tal como se muestra en la tabla 62.

Diseo Digital para Ingeniera 131 Estados actuales Entrada Estados siguientes Salida A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 A 0 0 0 1 0 1 0 1 B 0 1 0 1 0 0 0 0 Y 0 0 0 1 0 1 0 1 Tabla 62. Tabla de estado (circuito Figura 140) La tabla de estado para un circu ito secuencial con m FLIP-FLOPs y n entradas tiene 2m+n filas. El estado siguien te tiene m columnas, y el nmero de columnas depende del nmero de salidas. Existe u na forma ms conveniente de organizar la informacin en la tabla de estado, la cual se muestra en la Tabla 63, donde los estados se agrupan de tal modo que la tabla se puede traducir a un diagrama de estados. Al igual que la tabla anterior esta tiene tres secciones: estados actuales, estados siguientes y salidas, sin embar go los estados se agrupan dependiendo del valor de las entradas. La seccin de est ados actuales agrupa los estados que ocurren antes de una transicin en la seal de reloj, la seccin de estados siguientes lista aquellos que ocurren despus de la tra nsicin del reloj y la seccin de salidas rene los estados que se dan en el mismo ins tante de los estados actuales. Estado Siguiente Estado Actual X=0 AB 00 01 10 11 AB 00 00 00 00 X=1 AB 01 11 10 10 X=0 X=1 Y 0 1 1 1 Y 0 0 0 0 Salida Tabla 63. Tabla de estado (forma simplificada) Haciendo un anlisis de la operacin del circuito de la figura 140, se puede observar lo siguiente: Cuando la variabl e X=0 los estados actuales A y B cambian a 0 despus de la transicin de reloj, y cu ando X=1, los estados de las salidas se comportan tal como se resume en la tabla 63. Se plantea como ejercicio verificar la informacin de la tabla.

Diseo Digital para Ingeniera 132 6.5. Diagramas de Estado Un diagrama de estados es una representacin grfica que in dica la secuencia de los estados que se presentan en un circuito secuencial, ten iendo en cuenta las entradas y salidas. El diagrama se forma con crculos y lneas. Los crculos representan los estados del circuito secuencial y cada uno de ellos c ontiene un nmero que identifica su estado. Las lneas indican las transiciones entr e estados y se marcan con dos nmeros separados por un (/), estos dos nmeros corres ponden a la entrada y salida presentes antes de la transicin. A manera de ejemplo observe la lnea que une los estados 00 y 01 en el diagrama de estado de la figur a 141. Esta lnea marcada como 1/0 indica que el circuito secuencial se encuentra en el estado 00 mientras la entrada X=0 y la salida Y=0, y que despus de que ocur ra una transicin en la seal de reloj el estado cambia a 01. Figura 141. Diagrama de estados correspondiente a la Tabla 63 Las lneas que salen y regresan al mismo crculo indican que no hay cambio en el estado, cuando se pre sentan la entrada y salida indicados. 6.6. Tablas de Transicin de FLIP-FLOPs Las tablas de transicin se usan en conjunto con las de estado y representan la tabla de verdad de los FLIP-FLOPs con los cuales se desea implementar el circuito secu encial. La tabla contiene los estados actuales y siguientes segn el estado de las entradas de los FLIP-FLOPs. La tabla 64, corresponde a la tabla de transicin del FLIP-FLOP JK. Transiciones de Salida Entradas al FLIP-FLOP Qi 0 0 1 1 Qi+1 0 1 0 1 J 0 1 X X K X X 1 0 Tabla 64. Tabla de transicin del FLIP-FLOP JK

Diseo Digital para Ingeniera 133 En la tabla, Qi corresponde al estado actual y Qi+1 al estado siguiente, J y K s on las entradas de los FLIP-FLOPs. La informacin sombreada en la tabla se interpr eta de la siguiente forma: cuando el estado presente de la salida Q=0 y las entr adas J=1 y K=X (X indica una condicin de no importa, 1 o 0), despus de un pulso de reloj en el FLIPFLOP la salida cambia al estado siguiente Q=1. 6.7. Mapas de Ka rnaugh Generalmente las tablas de estado y de transicin de los FLIP-FLOPs se fusi onan en una sola para agrupar la informacin de tal forma que permitan construir l os Mapas de Karnaugh para simplificar las funciones lgicas. La tabla 65 correspon de a una tabla de estado de un contador de tres bits con FLIP-FLOPs JK. Observe que esta tabla incluye las entradas J y K para cada una de la transiciones (esta do actual a estado siguiente). Las regiones sombreadas en la tabla indican que e l estado Qi cambia estando presentes las entradas Ji y Ki correspondientes despus de una transicin del reloj. Estado Actual Q2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 Estado Si guiente Q2 0 0 0 1 1 1 1 0 Q1 0 1 1 0 0 1 1 0 Q0 1 0 1 0 1 0 1 0 Entradas de los FLIP-FLOP J2 0 0 0 1 X X X X K2 X X X X 0 0 0 1 J1 0 1 X X 0 1 X X K1 X X 0 1 X X 0 1 J0 1 X 1 X 1 X 1 X K0 X 1 X 1 X 1 X 1 Tabla 65. Tabla de estado y transicin de un contador de 3 bits Los Mapas de Karna ugh se emplean para definir la lgica de las entradas de los FLIPFLOPs y se debe h acer uno para cada una de las entradas. La figura 142 corresponde al Mapa de kar naugh de la entrada J1. de la tabla de estado 65. Figura 142. Mapa de Karnaugh para el estado J1 Observe que cada celda en el mapa representa uno de los estados actuales de la secuencia en la tabla de estado. U na vez asignados todos los estados posibles a cada celda en el Mapa de Karnaugh se procede a simplificar y deducir las expresiones lgicas. En la figura 142 se ob serva que la expresin correspondiente a la entrada J1 es:

Diseo Digital para Ingeniera 134 J1 = Q0 Esta expresin indica que en el circuito lgi co la salida Q0 debe ir conectada a la entrada J1. En la siguiente leccin se expl icara de una forma detallada el procedimiento para el Diseo de Circuitos Secuenci ales. 6.8. Anlisis y Diseo de Circuitos Secuenciales Sincrnicos La gran mayora de los circ uitos digitales contienen FLIP-FLOPs y compuertas para realizar funciones especfi cas. El diseo de estos circuitos inicia a partir de las especificaciones y finali za con las funciones lgicas, de las cuales se obtiene el circuito lgico. Inicialme nte se debe crear una tabla de estado o representacin equivalente, para identific ar la secuencia de estados que deseada. Luego de seleccionar el nmero y tipo de F LIP-FLOPs con los cuales se desea hacer el diseo, se deduce la lgica combinatoria necesaria para generar la secuencia de estados. Los circuitos secuenciales se pu eden analizar y disear siguiendo un procedimiento claramente definido que consist e en los siguientes pasos: 1. 2. 3. 4. 5. Asignacin de estados Construccin del dia grama de transicin Elaboracin de la tabla de estados Obtencin de ecuaciones o funci ones lgicas Realizacin de circuitos lgicos Para explicar este mtodo se desarrollar un ejemplo aplicado a un diseo particular. Ejemplo 1: Disear el circuito secuencial del proceso que se cumple de acuerdo al diagrama de estados de la figura 143. Paso 1. Asignacin de estados Este proceso t iene cuatro estados, una entrada y no tiene salidas (se pueden considerar como s alidas las de los FLIP-FLOPs). Para representar los cuatro estados se usarn dos F LIP-FLOPs identificados como A y B de tipo JK y la entrada ser identificada como X. Figura 143. Diagrama de estados

Diseo Digital para Ingeniera 135 Paso 2. Construccin del diagrama de la transicin o de estado La figura 143 corresp onde al diagrama de transicin. Analizando este diagrama se observa que el estado 10 se mantiene mientras X=0 y en el momento que X=1 pasa al estado 11, despus al estado 00 y finalmente al estado 01, hasta el momento que nuevamente X=0, volvie ndo de esta forma al estado AB=10. Adicionalmente observe que los estados 00 10 y 11, se mantienen cuando X=0 y el estado 01 se mantiene cuando X=1. Paso 3. Ela boracin de la tabla de estados A partir del diagrama de estados y de la tabla de transicin del FLIP-FLOP JK se puede construir la tabla de estados (ver tabla 66). Entrada Estado Actual Estado Siguiente Excitaciones X 0 1 0 1 0 1 0 1 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 0 1 0 1 1 1 0 B 0 1 0 1 0 1 1 0 JA KA JB KB 0 0 1 0 X 0 X X 1 X X X 1 X X 0 0 X 1 X X 0 X 0 X 0 X 0 X 1 X 1 Tabla 66. Tabla de estado Para la simplificacin de los circuitos combinatorios es conveniente que se presenten condiciones de "no importa", ya que estas, permite n simplificar las funciones lgicas y por tanto el tamao del circuito lgico. Paso 4. Obtencin de ecuaciones o funciones lgicas. En este paso se obtienen las funciones lgicas para las entradas de los FLIP-FLOPs (JA, KA, JB y KB) y el objetivo es deducir la lgica combinatoria de estado siguie nte, mediante el uso de Mapas de Karnaugh. A continuacin en la figura 144 se muestran los Mapas de Karnaugh y las funciones lgicas correspondientes.

Diseo Digital para Ingeniera 136 Figura 144. Mapas de Karnaugh para las entradas JA, JB, KA y KB Paso 5. Realizac in de circuitos lgicos Este es el ultimo paso del diseo, y consiste en implementar la lgica combinacional a partir de las ecuaciones lgicas obtenidas en el paso ante rior para las entradas J y K de los FLIP-FLOPs. Las conexiones correspondientes, se efectan mediante el uso de compuertas e inversores y en la figura 145 se mues tra el diseo final del circuito lgico. Figura 145. Circuito Lgico del Diseo

Diseo Digital para Ingeniera 137 6.9. Diseo de Circuitos Secuenciales con FLIP-FLOP s D El diseo del circuito de la figura 145 se hizo con FLIP-FLOPs JK. En esta seccin v eremos como se realiza el diseo de circuitos secuenciales mediante el uso de FLIP FLOPs tipo D. A diferencia de las entradas de los FLIP-FLOPs JK, las entradas en los FLIP-FLOPs D corresponden exactamente a los estados siguientes. Por esta ra zn en la tabla de estado no se requiere una columna independiente para las excita ciones. En el siguiente ejemplo se ver como realizar el diseo de circuitos secuenc iales con FLIPFLOPs D. Ejemplo 2: Realizar el diseo del circuito lgico correspondi ente a la tabla de estado 67. Observe que esta tabla es la misma del ejemplo ant erior, pero adicionalmente se agreg una salida (Y). Entrada Estado actual Estado siguiente Salida X A B A(DA) B(DB) Y 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 1 1 0 0 1 0 1 0 1 1 0 0 1 0 0 0 1 0 0 Tabla 67. Tabla de estado Paso 1. Asignacin de estados Este proceso al igual que el ejemplo anterior tiene cuatro estados de dos bits (AB), una entrada (X) y una salida (Y). Para representar los cuatro estados se usarn dos FLIPFLOPs D identif icados como A y B. Paso 2. Construccin del diagrama de la transicin o de estado El diagrama de transicin es el mismo del ejemplo anterior, excepto que ahora se tie ne en cuenta la salida (Y). En la figura 146 se observa el diagrama de estado.

Diseo Digital para Ingeniera 138 Figura 146. Diagrama de estados - Ejemplo 2 Paso 3. Elaboracin de la tabla de estado. Para este ejemplo inicialmente se di la tabla de estados, la cual se observa en la tabla 67. Paso 4. Obtencin de ecuacion es o funciones lgicas. En este paso se deben obtener las funciones lgicas para las entradas de los FLIPFLOPs (DA, DB) y la salida (Y). En la figura 147 se muestra n los Mapas de Karnaugh y las funciones lgicas correspondientes. Figura 147. Mapas de Karnaugh para las entradas DA , DB, y Y

Diseo Digital para Ingeniera 139 Paso 5. Realizacin de circuitos lgicos Con las ecuaciones lgicas obtenidas en el pa so anterior se puede implementar el circuito lgico. Las conexiones correspondient es, se efectan mediante el uso de compuertas e inversores y en la figura 148 se m uestra el diseo del circuito. Figura 148. Circuito Lgico 6.10. Estados no usados Durante el diseo de los circuit os secuenciales para simplificar las representaciones lgicas, es conveniente empl ear los estados no usados como condiciones que no importa. Estos estados se iden tifican con una (X) en los Mapas de Karnaugh. Para ilustrar como emplear estos e stados, observe la tabla 68. Teniendo en cuenta todas las posibles combinaciones de las variables A, B, C y X, Note que en esta tabla hay seis estados que no es tn presentes (0000, 0001, 1100, 1101, 1110 y 1111). Las seis filas de la tabla co rrespondientes a estos estados se identifican como estados X (1 o 0) o condicion es de "No importa", al momento de elaborar los Mapas de Karnaugh.

Diseo Digital para Ingeniera 140 Estado actual Entrada Estado siguiente A B C X A B C 0 0 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 1 0 1 1 0 0 0 1 1 0 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 0 1 1 1 0 0 Excitaciones KA JB KB JC X 0 X X X 1 X X X X 0 1 X X 1 0 X X 1 X X X 1 X 0 0 X 1 0 0 X 0 1 0 X X 0 0 X X Salida Y 0 0 0 0 0 0 0 1 0 1 JA 0 0 0 1 0 1 X X X X KC 0 1 X X 0 1 X X 0 1 Tabla 68. Tabla de estado - Condiciones de "no importa" Los mapas de karnaugh co rrespondientes a las entradas de cada FLIP-FLOP (JA, KA, JB, KB, JC y KC) y la s alida (Y), se muestran en la figura 149. Observe que en cada mapa los estados re saltados en rojo corresponden a los estados no usados, los cuales se han incluid o como condiciones "no importa" para simplificar la mayor cantidad de variables en las expresiones.

Diseo Digital para Ingeniera 141 Figura 149. Mapas de Karnaugh para las entradas a los FLIP-FLOPs Como conclusin s obre esta seccin, podemos decir que es recomendable incluir los estados no usados en el diseo de los circuitos secuenciales. Esto implica una reduccin en las expre siones lgicas y por consiguiente en el tamao del circuito, que en otros trminos rep resentar obviamente un menor tiempo de desarrollo y costo de implementacin. Se pla ntea como ejercicio hacer el diagrama lgico correspondiente a las ecuaciones hall adas a partir de los mapas de Karnaugh de la figura 149 y hacer el diseo del circ uito secuencial sin tener en cuenta los estados no usados para comparar los dos casos y notar las diferencias. Para ms informacin sobre simplificacin de funciones lgicas ver El Captulo 2, numeral 2.6. Mtodos para Sintetizar Circuitos Lgicos, liter al c. Mapas de Karnaug. 6.11. Anlisis de Circuitos Secuenciales Asincrnicos El anli sis de Circuitos Asincrnicos es similar al anlisis de los circuitos sincrnicos, sin embargo estos circuitos requieren un tratamiento particular, debido a que no

Diseo Digital para Ingeniera 142 existen pulsos de reloj, como referencia de tiempo para controlar los cambios de estado. En los Circuitos Secuenciales Asincrnicos las variables de entrada actan directamente sobre el sistema, es decir que un cambio en tales variables produce un cambio sobre el estado interno. Los Circuitos Secuenciales Asincrnicos se cla sifican dependiendo del tipo de entradas o del cambio en el tiempo de las estas, en dos grupos: los Circuitos Asincrnicos en Modo Fundamental y los Circuitos Asi ncrnicos en Modo Pulso. Circuitos Asincrnicos Activados por Nivel (Modo Fundamenta l) Los circuitos asincrnicos operando de esta forma fueron los primeros que se im plementaron en los inicios del anlisis de los sistemas secuenciales en Electrnica Digital y se encuentran constituidos por un sistema combinacional, donde algunas de sus salidas se unen a las entradas formando lazos de realimentacin. En la fig ura 150 se observa un diagrama de bloques descriptivo de este tipo de sistemas s ecuenciales. Figura 150. Diagrama de bloques de un Circuito Asincrnico Activado por Nivel Desc ripcin y caractersticas de este esquema. La variable t representa el tiempo de retardo mnimo para que ocurra una transicin y corresponde al retardo que ocurre cuando una seal viaja a travs de una o ms compu ertas del circuito secuencial. En este tipo de sistemas secuenciales no se permi ten cambios en forma simultnea en las variables de entrada, debido a la posible o currencia de estados indeterminados en las salidas. Se pueden presentar estados estables e inestables. Los estables son aquellos en los que el valor de estado p resente es igual al estado siguiente, y los inestables son aquellos en los que e l valor del estado presente es diferente al estado siguiente. Las variables en m inscula (yn) corresponden a las variables secundarias en el instante t (Yt), y la s variables en mayscula corresponden a las variables secundarias en el instante t +1 (Yt+1). Para observar los fenmenos que pueden ocurrir en este tipo de sistemas, a continu acin se describe un procedimiento para analizar los estados lgicos, el cual se des arrolla en los siguientes pasos:

Diseo Digital para Ingeniera 143 1. Hallar las ecuaciones lgicas para las variables de excitacin y salida del circu ito. 2. Elaborar los mapas de Karnaugh para los estados de las variables de exci tacin y salida a partir de las ecuaciones halladas. Los mapas de Karnaugh contien en los estados secundarios versus los estados de salida. 3. Localizar e identifi car todos los estados estables e inestables en el mapa de Karnaugh de las variab les de excitacin. Los estados estables ocurren cuando yt = Yt, y los estados ines tables cuando yt Yt. 4. Asignar un nombre (puede ser un carcter) a cada fila de la tabla. 5. Elaborar una tabla de flujo, reemplazando cada estado estable de exci tacin con el mismo nombre que tiene asignado el estado secundario, as como el de l os estados inestables. Para analizar la tabla de flujo, debern considerarse movim ientos horizontales, cuando ocurran cambios en las entrada, y movimientos vertic ales cuando se den transiciones de estados inestables a estados estables, sin ca mbio en las entradas. Para ilustrar el proceso de anlisis se desarrollar un ejempl o basado en el circuito de la figura 151. Figura 151. Circuito Secuencial Asincrnico de ejemplo Este circuito tiene dos var iables de entrada (x1, x2), una variable de estado interno o secundaria (y) y un a variable de salida o excitacin (Y=z). Obtencin de las ecuaciones lgicas del circuito. Segn la lgica del circuito se deduce n las siguientes expresiones para los estados de excitacin y salida. Comparando e ste circuito con el de la figura 151, se observa que la variable de excitacin cor responde a la variable de salida, por esta razn las expresiones son las mismas. Y = x1x2' + x2y z = x1x2' + x2y Elaboracin de Mapas de Karnaugh para las variables de excitacin y salida. Partiend o de las expresiones lgicas anteriores y teniendo en cuenta todas las posibles co mbinaciones de las variables x1, x2, y se puede llegar al mapa de Karnaugh de la figura 152, el cual es el mismo para Y como para z.

Diseo Digital para Ingeniera 144 Figura 152. Mapa de Karnaugh para estados de excitacin y salida Esta tabla indica los cambios en el estado de la varible Y despus de un cambio en las entradas x1 y x2. A manera de ejemplo, observe el estado sombreado (1) en la figura 152, el cual indica que el estado actual Y=0 cambia a Y=1 cuando las entradas son x1=x2= 1. Localizacin de estados estables e inestables. De la figura 152 se pueden deducir las estados estables e inestables, basta observar si los estados actuales cambia n al alterar las entradas. Teniendo en cuenta lo anterior se puede concluir que los estados inestables son aquellos que estn sombreados y los dems son estables, d ebido a que no hay cambios en el estado siguiente. Asignacin de nombres a cada fi la de la tabla de excitacin. Las filas de la tabla sean identificadas como a y b para identificar los estados 0 y 1 de la variable Y. Tabla de flujo o transicin d e estados lgicos. Teniendo en cuenta que los estados de las entradas no deben ten er cambios simultneamente, en la figura 153 se muestra la tabla de flujo, donde s e observa la transicin de estados a y b segn el estado de las entradas. Figura 153. Flujo de estados

Diseo Digital para Ingeniera 145 Circuitos Asincrnicos Activados por Pulso (Modo Pulso) Los circuitos asincrnicos o perando de este modo son similares a aquellos que operan en modo fundamental, ex cepto que las seales de entrada corresponden a pulsos que se ocurren de forma asi ncrnica en la figura 154 se observa un diagrama de bloques ilustrativo sobre este tipo de sistemas. Figura 154. Circuito Asincrnico Activado por Pulsos Un circuito secuencial activa do por pulsos, se caracteriza por cumplir las siguientes condiciones: Como mnimo, una de las entradas debe ser un pulso. Los cambios en los estados int ernos ocurren nicamente por la presencia de un pulso en las terminales de entrada . Cada estado de entrada, desencadena nicamente un cambio en el estado interno de l circuito. No se permiten dos o ms pulsos en forma simultnea en las seales de entr ada. En caso de incumplirse esta condicin la nica forma de analizar el circuito es con un diagrama de tiempos. Existen dos tipos de circuitos en esta modalidad de funcionamiento: La mquina de estados de Mealy y Moore (Ver Teora de mquinas de est ado (FSM)) Para entender el funcionamiento de este tipo de circuitos, se desarrollar un ejem plo con base en el circuito de la figura 155. Figura 155. Circuito Asincrnico de Ejemplo Para comenzar el anlisis considere que los pulsos de entrada ocurren en la secuencia que se observa en la figura 156. N ote que los estados de las entradas son complementarios y las transiciones ocurr en en instantes de tiempo diferentes, lo cual es una caracterstica particular de las entradas de estos sistemas secuenciales.

Diseo Digital para Ingeniera 146 Figura 156. Secuencia de pulsos para x1 y x2 Para analizar el estado de las variables del circuito se deben deducir las expre siones lgicas para S, R y z. De la figura 155, se tiene: S = x1y' R = x2y z = x1y A partir de las expresiones lgicas se puede construir el diagrama de tiempos para las variables del circuito. En la figura 157 se observan las transiciones de lo s estados correspondientes a la secuencia de las seales de entrada. Figura 157. Diagrama de tiempo del circuito de la figura 7.3.6 La figura 158 mue stra los estados siguientes y los estados de salida de la forma "estado siguient e/estado salida" (y/z). Figura 158. Estados de Excitacin y Salida En la tabla no se tuvo en cuenta la col umna correspondiente a la entrada x1x2=11, debido a que los circuitos secuencial es asincrnicos no admiten entradas activas de forma simultanea. Esta tabla de est ados se puede simplificar aun ms debido a que el

Diseo Digital para Ingeniera 147 estado 00 no implica ningn cambio en los estados del circuito, as que la columna c orrespondiente se puede suprimir, sin alterar el anlisis. Teniendo presente esta condicin, la figura 158 se reduce a la figura 159. Observe que los estados de las entradas son complementarios, lo cual es caracterstico de una seal pulsada. Figura 159. Estados de Excitacin y Salida 6.12. Ejemplos de Control Secuencial Lo s sistemas combinacionales y secuenciales tienen gran variedad de aplicaciones e n la vida real. En la mayora de sistemas digitales encontrados en la prctica se in cluyen elementos que memorizan la informacin, por lo cual se requieren de circuit os secuenciales. El objetivo de esta leccin consiste en dar aplicabilidad a la te ora vista en este captulo, mediante dos ejemplos sencillos, con los cuales se harn uso de las herramientas de anlisis y diseo de circuitos secuenciales: la implement acin de un semforo y un control de un motor de pasos. Implementacin de un Semforo: C onstruir el circuito lgico para un semforo que responda a la siguiente secuencia: Verde, Amarillo, Rojo y Rojo/Amarillo. El semforo tiene cuatro estados, los cuale s se pueden representar con 2 FLIPFLOPs, sin embargo para asignar el tiempo de d uracin de cada estado se emplearan 3 FLIP-FLOPs, de los cuales se pueden obtener 8 estados, cuyos tiempos se pueden distribuir de la siguiente forma: Verde (3 ciclos) Amarillo (1 ciclo) Rojo (3 ciclos) Rojo-Amarillo (1 ciclo) Donde cada ciclo representa una transicin en la seal de reloj. Observe que la dura cin de la secuencia de los cuatro estados es de 8 ciclos. El primer paso para rea lizar el diseo consiste en asignar los estados lgicos, como se puede notar en la t abla 69. Esta asignacin de estados se puede hacer de forma libre y no necesariame nte debe corresponder a una secuencia binaria, sin embargo, en este caso por com odidad sean establecido de esta forma para implementar el circuito con base en u n contador sincrnico de tres bits.

Diseo Digital para Ingeniera 148 Salidas de los FLIP-FLOPs Salidas al Semforo Color Q2 0 Verde 0 0 Amarillo 0 1 Ro jo 1 1 Rojo-Amarillo 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 V 1 1 1 0 0 0 0 0 A 0 0 0 1 0 0 0 1 R 0 0 0 0 1 1 1 1 Tabla 69. Asignacin de estados En la figura 160 se observa un contador sincrnico d e tres bits construido con FLIPFLOPs JK, a partir del cual se realizar el diseo. E l objetivo de hacer uso del contador es emplear sus salidas (Q2, Q1 y Q0) para g enerar los estados de las variables V, A y R (Verde, Amarillo y Rojo) del semforo . Figura 160. Contador de tres bits El siguiente paso consiste en deducir la lgica combinacional adicional para generar los estados de las variables V, A y R. Para ello se deben construir los mapas de Karnaugh y obtener las ecuaciones lgicas. E n la figura 161 se muestran los mapas con las ecuaciones resultantes para cada v ariable.

Diseo Digital para Ingeniera 149 Figura 161. Mapas de Karnaugh Motor paso a paso operando en forma unipolar Un mo tor de pasos es un tipo especial de motor diseado para rotar un determinado ngulo como respuesta a una seal en su circuito de control. Estos motores se utilizan en varios sistemas de control de posicin debido a la precisin que manejan. Este tipo de motor puede tener una o dos bobinas por fase. Los que tienen una bobina por fase se conocen como motores de tres hilos y los que tienen dos bobinas por fase se conocen como motores de devanado partido. Para este ejemplo se emplear un mot or de fase partida, como el que se indica en la figura 162. Observe la forma en que debe ser conectado para hacer el control. Figura 162. Motor de pasos de devanado partido En este ejemplo se har el diseo del circuito de control para manejar cuatro pasos, los cuales corresponden a la pos icin de los interruptores se indican en la tabla 70.

Diseo Digital para Ingeniera 150 Estado de los interruptores S1 1 2 3 4 ON ON OFF OFF S2 S3 S4 ON OFF OFF ON Numero de paso OFF OFF OFF ON ON ON ON OFF Tabla 70. Secuencia de estados de los interruptores (4 pasos) Los interruptores se pueden controlar de dos formas, ya sea con tiristores (SCR's) o mediante el u so de relevos. En la figura 163 se observan las dos opciones para manejar los in terruptores. Figura 163. Interruptor por relevo y de estado solido Observando la tabla 70, se puede notar que los estados de los interruptores S1 y S2, son complementarios, al igual que los interruptores S3 y S4, lo cual simplifica el diseo del circuito. El primer paso para realizar el diseo de la unidad de control, consiste en asign ar los estados lgicos y seleccionar el tipo de FLIP-FLOP con el cual se implement ar el circuito lgico. En la tabla 71 se relacionan los estados lgicos de las salida s y los estados de las entradas j y k de los FLIP-FLOPs. Note que las variables S2 y S4 no se tuvieron en cuenta, debido a que sus estados son el complemento de S1 y S3 respectivamente.

Diseo Digital para Esta Estado Estadas 1 1 0 0 0 1 1 0 0 1 J1 K1 J3 K3 X X 1 0

Ingeniera 151 de los do Entrada Siguiente FLIP-FLOPs Actual S1 S3 1 1 0 0 1 0 D 0 0 0 0 1 1 1 1 S1 0 1 1 0 1 0 0 1 S3 0 0 1 1 1 1 0 0 X X 0 1 1 0 X X 0 1 X X 0 X X 1 1 X X 0 X 1 0 X X 0 1 X

Tabla 71. Tabla de estado El siguiente paso consiste en construir los mapas de K arnaugh para los estados de los FLIP-FLOPs (J1, K1, J3, K3). Tales estados se in dican en los mapas de Karnaugh mostrados en las figura 164 con las ecuaciones lgi cas correspondientes. Figura 164. Mapas de Karnaugh El ltimo paso del diseo consiste en construir el cir cuito lgico a partir de las ecuaciones lgicas obtenidas, el cual se muestra en la figura 165.

Diseo Digital para Ingeniera 152 Figura 165. Diseo final del circuito lgico Observe que los estados S2 y S4 no se t uvieron en cuenta en el diseo debido a que los FLIP-FLOPs por defecto entregan en sus salidas una variable y su complemento. 7. Dispositivos Lgicos Programables U na forma rpida y directa de integrar aplicaciones se logra con la lgica programabl e, la cual permite independizar el proceso de fabricacin del proceso de diseo fuer a de la fbrica de semiconductores. El sistema desplaza los errores de alambrado a l campo exclusivo de la programacin. Los sistemas con estas caractersticas se pued en borrar y reprogramar en casos de cambios o revisiones. El resultado es la red uccin del espacio fsico de la aplicacin. El diseo est basado en bibliotecas y mecanis mos especficos de mapeado de funciones. La mayor parte de los diseos de nivel de s istema incorporan diversos dispositivos, como son las memorias RAM, ROM, control adores, procesadores, etc., que se interconectan mediante gran cantidad de dispo sitivos lgicos de propsito general, frecuentemente denominados lgica de unin ("glue logic"). En los ltimos aos, los dispositivos PLD (Programmable Logic Device) han c omenzado a reemplazar muchos de los antiguos dispositivos de unin, SSI y MSI. El uso de dispositivos PLD proporciona una reduccin en el nmero de circuitos integrad os. Por ejemplo, en los sistemas de memoria de las computadoras, los PLD pueden utilizarse para decodificar direcciones de memoria y generar seales de escritura en memoria. En muchas aplicaciones, los PLD y, en concreto, las matrices lgicas p rogramables (PAL, Programmable Array Logic) y las matrices lgicas genricas (GAL, G eneric Array Logic) pueden emplearse para reemplazar dispositivos lgicos SSI y MS I, consiguiendo con ello una reduccin de etapas y de los costos. Por las razones anteriores el diseo lgico hoy da se realiza con PLDs. Un PLD est formado por una mat riz de puertas AND y puertas OR, que se pueden programar para conseguir funcione s lgicas especficas. El diseo con PLDs seala las siguientes ventajas en relacin a la lgica cableada: Economa. Menos espacio en los impresos. Se mantiene la reserva del diseo.

Diseo Digital para Ingeniera 153 Se requiere tener menos inventarios que con circuitos estndar SSI, MSI. Menos ala mbrado. 7.1. Tipos de PLD: Los PLD se dividen en dos clases: 1. PLDs combinatorios: Cons tituidos por arreglos de compuertas AND OR. El usuario define las interconexione s y en esto consiste la programacin. 2. PLDs secuenciales: Adems de los arreglos d e compuertas, incluyen FLIP FLOPs para programar funciones secuenciales como con tadores y mquinas de estado 7.2. Estructura de los Dispositivos Lgicos Programable s Bsicos Los PLD se clasifican de acuerdo con su estructura, la cual es bsicamente la ordenacin funcional de los elementos internos que proporciona al dispositivo sus caractersticas de operacin especficas. Memoria programable de slo lectura PROM ( PROM, Programable Read Only Memory) La PROM est formada por un conjunto fijo (no programable) de puertas AND conectadas como decodificador y una matriz programab le OR. La PROM se utiliza como una memoria direccionable y no como un dispositiv o lgico (Ver Figura 166). Figura 166. Diagrama de bloques de una PROM (Programmable Read-Only Memory).

Diseo Digital para Ingeniera 154 Arreglo Lgico Programable PLA (PLA, Programmable Logic Array) El PLA es un PLD fo rmado por una matriz AND programable y una matriz OR programable. La PLA ha sido desarrollada para superar algunas de las limitaciones de las memorias PROM (Ver Figura 167). Figura 167. Diagrama de bloques de una PLA (Programmable Logic Array). En la act ualidad existen soluciones con Dispositivos Lgicos programables complejos que com binan arquitectura superior y software de gran alcance, ofreciendo un nivel sin precedente en la flexibilidad del diseo. 7.3. Herramientas para la Automatizacin d el Diseo Electrnico (EDA Tools) Las herramientas EDA ("Electronic Design Automatio n") son las herramientas de hardware y software utilizadas en el diseo de sistema s electrnicos. El diseo de hardware tiene un inconveniente que no existe en el des arrollo de software. El problema es el alto costo en el ciclo de diseo, desarroll o del prototipo, pruebas y reinicio del ciclo. La etapa de costo ms elevado es el prototipo. Por necesidad del mercado, se impone la reduccin de costos en esta et apa, con el fin de incluir la fase de desarrollo del prototipo al final del proc eso, evitando la repeticin de varios prototipos, razn por la cual se encarece el c iclo. La introduccin de la fase de simulacin y verificacin de circuitos utilizando herramientas EDA, hace no necesaria la comprobacin del funcionamiento del circuit o por medio de la implementacin fsica del prototipo. Las herramientas EDA estn pres entes en todas las fases del ciclo de diseo de circuitos. Primero en la fase de g eneracin del sistema que puede representarse en un diagrama esquemtico, en bloques o de flujo. Se encuentra tambin la fase de simulacin y comprobacin de circuitos, d onde diferentes herramientas permiten verificar el funcionamiento del sistema. E stas simulaciones pueden ser de eventos, funcionales, digitales o elctricas, de a cuerdo al nivel requerido. Despus estn las herramientas EDA utilizadas en la sntesi s y programacin de circuitos digitales en dispositivos lgicos programables. Existe n, adems, las herramientas EDA orientadas a la fabricacin de circuitos. En el caso del diseo de hardware estas herramientas sirven para la realizacin de PCBs ("Prin ted Circuit Boards" o placas de circuito impreso), o para desarrollar circuitos integrados de aplicacin especifica como ASICs ("Aplication Specific Integrated Ci rcuits"). Las principales caractersticas y finalidad de algunas herramientas EDA que intervienen en el diseo de circuitos son:

Diseo Digital para Ingeniera 155 1. Lenguajes de Descripcin de Circuitos. 2. Diagramas Esquemticos. 3. Grafos y Dia gramas de Flujo. 4. Simulacin de Eventos. 5. Simulacin Funcional. 6. Simulacin Digi tal. 7. Simulacin Elctrica. 8. Diseo de PCBs. 9. Diseo de Circuitos Integrados. 10. Diseo con Dispositivos Programables. Para la automatizacin del diseo electrnico se u tilizan herramientas EDA. Ventajas de la metodologa de diseo que usa herramientas EDA Entre las ventajas de la metodologa de diseo con el empleo de herramientas EDA est la reduccin del diseo, la posibilidad de dividir un proyecto en mdulos que se d esarrollan por separado, la independencia del diseo con respecto a la tecnologa, l a posibilidad de la reutilizacin de los diseos, la optimizacin de los circuitos y l as simulaciones posibles con las herramientas. Con la aparicin de herramientas ED A cada vez ms complejas, que integran en el mismo marco de trabajo las herramient as de descripcin, sntesis, simulacin y realizacin; apareci la necesidad de disponer d e un mtodo de descripcin de circuitos que permitiera el intercambio de informacin e ntre las diferentes herramientas que componen el ciclo de diseo. En principio se utiliz un lenguaje de descripcin que permita, mediante sentencias simples, describi r completamente un circuito. A estos lenguajes se les llam Netlist puesto que era n simplemente eso, un conjunto de instrucciones que indicaban las interconexione s entre los componentes de un diseo. 7.4. Principios y Aplicaciones de los Dispos itivos Lgicos Programables como las PALs y las GALs. Una matriz programable es un a red de conductores distribuidos en filas y columnas con un fusible en cada pun to de interseccin. Las matrices pueden ser fijas o programables. Todos los PLD es tn formados por matrices programables. Estructura Interna de un PLD: Est formada p or un arreglo de compuertas AND y OR interconectadas a travs de fusibles. Matriz AND: est formada por una red de compuertas AND conectadas a travs conductores y fu sibles en cada punto de interseccin. Cada punto de interseccin entre una fila y un a columna se denomina celda. La figura 168 muestra un arreglo de compuertas no p rogramado.

Diseo Digital para Ingeniera 156 Figura 168. Arreglo AND No Programado. Cuando se requiere una conexin entre una f ila y una columna, el fusible queda intacto y en caso de no requerirse la conexin , el fusible se abre en el proceso de programacin. La figura muestra 169 un arreg lo AND programado. Figura 169. Arreglo AND Programado. Matriz OR: est formada por una red de compuer tas OR conectadas a travs conductores y fusibles en cada punto de interseccin. La figura 170 muestra un arreglo de compuertas no programado.

Diseo Digital para Ingeniera 157 Figura 170. Arreglo OR No Programado. La figura 171 muestra un arreglo OR progra mado. Figura 171. Arreglo OR Programado. Los dispositivos lgicos programables que se us an ms comnmente para la implementacin lgica son la PAL y la GAL. Lgica de Arreglos Pr ogramables (PAL, Programmable Array Logic) La PAL es un PLD que se ha desarrolla do para superar ciertas desventajas de la PLA, tales como los largos retardos de bidos a los fusibles adicionales que resultan de la utilizacin de dos matrices pr ogramables y la mayor complejidad del circuito. La PAL bsica est formada por una m atriz AND programable y una matriz OR fija con la lgica de salida (Ver figura 172 ). Esta estructura permite implementar cualquier suma de productos lgica con un nm ero de variables definido, sabiendo que cualquier funcin lgica puede expresarse co mo suma de productos. La PAL se implementa con tecnologa bipolar (TTL o ECL).

Diseo Digital para Ingeniera 158 Figura 172. Diagrama de bloques de una PAL (Programmable Logic Array) Nomenclatu ra de una PAL: Los lderes en fabricacin de PLDs, Texas Instruments y AMD, tienen u na notacin para identificar los dispositivos. Por ejemplo, la estructura en PLD A MD es: Figura 173. Diagrama de bloques de una PAL (Programmable Logic Array) Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 72. Cdigos L H R RA X V M Tipos de Salidas Combinatoria con nivel bajo activo. Combin atoria con nivel alto activo. Registro. Registro asncrono. Registro O exclusivo. Vestil. Macroclula. Tabla 72. Tipos de Salidas de una PAL. PALs comerciales: En el mercado se maneja n referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.

Diseo Digital para Ingeniera 159 Matriz Lgica Genrica (GAL, Generic Array Logic) La GAL se forma con una matriz AND reprogramable y una matriz OR fija, con una salida lgica programable. La figura 174 muestra el diagrama de bloques de una GAL. Esta estructura permite implement ar cualquier expresin lgica suma de productos con un nmero de variables limitado. Figura 174. Diagrama de Bloques de una GAL (Generic Array Logic). Las dos princi pales diferencias entre los dispositivos GAL y PAL son: a) La GAL es reprogramab le y b) La GAL tiene configuraciones de salida programables. La GAL se puede pro gramar una y otra vez, ya que usa tecnologa ECMOS (Electrically Erasable CMOS, CM OS borrable elctricamente). En la figura 175 se ilustra la estructura bsica de una GAL con dos variables de entrada y una de salida. La matriz reprogramable es es encialmente una red de conductores ordenados en filas y columnas, con una celda CMOS elctricamente borrable (E2CMOS) en cada punto de interseccin, en lugar de un fusible como en el caso de las PAL. Estos PLDs son borrables y reprogramables. E l transistor CMOS tiene 2 compuertas, una de ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensin mayor a VDD (alta) en la com puerta no flotante. Al aplicar esta tensin el dielctrico conduce y la compuerta fl otante se carga negativamente, dejando en operacin normal siempre abierto el tran sistor. Figura 175. Estructura Bsica de una GAL (Generic Array Logic)

Diseo Digital para Ingeniera 160 En la figura 176 se muestra un ejemplo de una sencilla matriz GAL programada par a obtener la suma de tres productos. Figura 176. Programacin de una GAL (Generic Array Logic). El borrado se puede hac er de dos formas: Con luz ultravioleta (UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dielctrico conduce y permite la descarga de la compuerta flotante. Para este b orrado el chip lleva una ventana de cuarzo transparente. Borrado elctrico: Es el ms usado hoy en da. La capa que aisla la compuerta flotante es ms delgada. Al aplic ar una tensin alta con polaridad contraria , la compuerta flotante se descarga po rque el dielctrico conduce. Las ventajas ms importantes de esta tcnica son una desc arga rpida, no se requiere UV y no se requiere sacar el chip de su base. GALs comerciales: Las diversas GAL tienen el mismo tipo de matriz programable. S e diferencian en el tamao de la matriz, en el tipo de OLMC (Las macroceldas Lgicas de Salida que contienen circuitos lgicos programables que se pueden configurar c omo entrada o salida combinacional y secuencial) y en los parmetros de funcionami ento, tales como velocidad y disipacin de potencia. Referencia Nmero de Pines GAL16V8A GAL18V10 GAL22V8A GAL22RA10 GAL22V10 GAL26CV12 GAL6001 ispGAL16Z8 20 20 24 24 24 28 24 24 tPD ICC (mA) 2 2 Caractersticas E CMOS PLD Genrica E CMOS PLD Universal E CMOS PLD Genrica E CMOS PL D Universal E CMOS PLD Universal E CMOS PLD Universal E CMOS FPLA E CMOS PLD Pro gramable en Circuito 2 2 2 2 2 2 10, 15, 25 55, 115 15, 20 115 10, 15, 25 55, 115 15, 20 10, 15, 25 15, 20 30, 35 30, 35 115 130 130 150 190 Tabla 73. Familias GAL del fabricante Lattice En la mayora de las aplicaciones en electrnica digital se requiere del almacenamiento de informacin de forma temporal para efectuar operaciones lgicas. Debido a que los FLIP-FLOPs tienen esta caract erstica, la gran parte de los

Diseo Digital para Ingeniera 161 Dispositivos Lgicos Programables PLDs existentes en el mercado tienen incorporados estos dispositivos en su estructura interna. Estos dispositivos lgicos se conocen como PLDs de registro y son empleados para construir mquinas de estado de propsit o especial, adems de la ventaja que ofrecen para reducir el tamao de los circuitos . Se puede agregar que los PLDs facilitan el ruteado de las placas de circuito i mpreso debido a la libertad de asignacin que proporcionan, y adems permiten realiz ar modificaciones posteriores del diseo. Los PLDs secuenciales se componen de un arreglo programable de compuertas AND seguido de un arreglo fijo de compuertas O R, dispuestos de la misma manera que en los PLDs combinatorios. Su diferencia co n los PLDs combinatorios se debe a que el estado de las salidas se almacena en F LIP-FLOPscuando se presenta un flanco activo en la seal de reloj del PLD. 7.5. Ar quitectura de Diversos PLD's Secuenciales Los PLDs secuenciales se encuentran cl asificados en dos tipos: "no reprogramables" y "reprogramables". A continuacin ve remos estas dos categoras de PLDs y sus diferencias. PLDs no reprogramables: En e ste tipo de PLD's es posible programar el arreglo de compuertas slo una vez, de t al manera que no es posible hacer modificaciones posteriores al estado de los fu sibles, quedando nicamente operando con la lgica definida por las conexiones inter nas programadas. Estos dispositivos son conocidos por la sigla PAL (Programmable Array Logic). En la tabla 74 se observa una lista de algunos PLDs secuenciales de uso general. Los PLDs PAL16XX indicados en la tabla tiene el mismo arreglo de compuertas de 16 variables. Los PLDs de la familia PAL20XX tienen un arreglo de compuertas similar con 20 variables. En la figura 177 se observan los esquemas lgicos de los PLDs relacionados en la tabla 74. Entradas Salidas Salidas N de por Entradas Salidas combinacionales tipo pines com puerta principales combinacionales bidireccionales registro AND 20 20 20 24 24 2 4 16 16 16 20 20 20 8 8 8 12 12 12 4 2 0 4 2 0 4 6 8 4 6 8 0 0 0 0 0 0 PLD PAL16R4 PAL16R6 PAL16R8 PAL20R4 PAL20R6 PAL20R8 Tabla 74. Descripcin de PLDs secuenciales no reprogramables de uso general

Diseo Digital para Ingeniera 162 Figura 177. Diagramas lgicos de PLDs secuenciales no reprogramables (Copyright 19 99 by John F. Wakerly) PLDs reprogramables: Estos PLDs utilizan tecnologa EEPROM (Electrical Erasable Programmable ROM) y se conocen con el nombre de GALs (Gener ic Array Logic). Estos dispositivos a diferencia de los anteriores permiten modi ficar la disposicin interna de las conexiones de las compuertas despus de haber si do programados. Este dispositivo tiene 20 pines distribuidos de la siguiente for ma: 8 entradas dedicadas (pines 2 a 9). 8 salidas de registro programables (pines 12 a 19). 1 entrada de reloj (pin 1). 1 entrada de habilitacin (pin 11). 2 entradas de alimentacin (pines 10 y 20). Las salidas se pueden programar como salida secuencial o como salida combinacion al dependiendo del estado de los fusibles de seleccin ubicados en la macrocelda lg ica de cada salida. La macrocelda corresponde al conjunto de elementos agrupados en cada salida, incluyendo la compuerta OR).

Diseo Digital para Ingeniera 163 Figura 178. Macroceldas lgicas para el PLD GAL16V8. (Copyright 1999 by John F. Wa kerly). Estas celdas son conocidas como OLMCs de la sigla en ingls Output Logic M acroCell y en la figura 178 se observa la estructura interna de una de estas cel das en sus dos configuraciones disponibles (salida secuencial y salida combinaci onal). 7.6. Memorias: La mayora de los procesos lgicos en electrnica digital se enc uentran constituidos por sistemas que manipulan la informacin binaria para dar co mo resultado una o varias salidas. En el proceso de manipular la informacin, los sistemas requieren del almacenamiento temporal o permanente de los estados lgicos . Un ejemplo de este tipo de sistemas son los microcomputadores, los cuales nece sitan del almacenamiento tanto de datos como de los programas que manipulan la i nformacin. Aspectos Generales sobre Memorias Las unidades de memoria son mdulos co nformados por un conjunto de cerrojos o condensadores agrupados de tal forma que almacenan varias palabras binarias de n bits. Cada una de ellas tiene la capaci dad de almacenar un bit de informacin (1 o 0), y se conocen con el nombre de celd as de memoria. Las celdas o bits de memoria se ubican mediante la fila y la colu mna en la que se encuentra. En la figura 179 se observa como ubicar un bit y una palabra dentro de una memoria.

Diseo Digital para Ingeniera 164 Figura 179. Ubicacin de la informacin en una memoria Las palabras binarias se iden tifican con una direccin la cual define la ubicacin dentro del arreglo y generalme nte se designa con un nmero binario, octal o hexadecimal. En la mayora de las apli caciones se asocian en grupos de ocho unidades para formar bytes y el tamao de la s palabras en las memorias actuales est entre 4 y 64 bits. El parmetro bsico de una memoria es su capacidad, la cual corresponde al total de unidades que puede alm acenar. Como ejemplo, la memoria de la figura 179 tiene una capacidad de 8n bits , que en otras palabras representa n bytes. Regularmente estas memorias en la ac tualidad se consiguen en tamaos del orden megabytes. El tiempo de acceso es otro parmetro importante en las memorias. Este corresponde al tiempo que tarda la memo ria en acceder a la informacin almacenada en una direccin. Generalmente este tiemp o se designan como tacc en las fichas tcnicas de estos dispositivos. En tabla 75 se indican los tiempos de acceso de las memorias en Circuito Integrado comparado s con los tiempos de otros tipos de memoria. Memoria Ncleo de Ferrita Cinta Magntica Disco Magntico CD ROM Memorias Integradas M OS Memorias Integradas Bipolares Tiempo de Acceso 0.3 - 1.0 us 5 ms - 1s 10ms 50 ms 200 ms 400 ms 2ns 300 ns 0.5ns 30 ns Tabla 75. Comparacin de tiempos de acceso de diversos tipos de memorias Operacion es bsicas de una Memoria La funcin bsica de las memorias es almacenar informacin. Si n embargo las memorias tienen la funcin especfica de escribir y leer los datos en su interior. En la

Diseo Digital para Ingeniera 165 figura 180 se observa la estructura bsica de una memoria de 1K de 4 bits, en la c ual se indican sus partes bsicas. Figura 180. Esquema descriptivo de una Memoria En la figura 180 la entrada de di recciones (A0 a A9), como su nombre lo indica, define la posicin a escribir o lee r dentro de la memoria, las entradas y salidas de datos definen los datos a escr ibir y leer respectivamente, la entrada WE controla el tipo de operacin que la mem oria debe hacer y la entrada OE corresponde a la seal de habilitacin de la memoria, la cual habilita o deshabilita la memoria para responder a las dems entradas. En los computadores modernos las memorias actan directamente con la CPU a travs de c anales de comunicacin llamados buses. En la figura 181 se observa un esquema gene ral, el cul muestra cmo interacta la CPU de un microcomputador con las memorias a t ravs de estos canales. Figura 181. Esquema Simplificado de un Microcomputador. Las operaciones bsicas de una memoria consisten en leer y almacenar informacin mediante el uso del bus de datos y direcciones. Estas operaciones ocurren en un orden lgico, el cual se indi ca a continuacin: Apuntar a la direccin de memoria que se desea leer o escribir mediante el uso del bus de direcciones

Diseo Digital para Ingeniera 166 Seleccin del tipo de operacin: Lectura o escritura. Cargar los datos a almacenar ( en el caso de una operacin de escritura) Retener los datos de la memoria (en el c aso de una operacin de lectura) Habilitar o deshabilitar la memoria para una nuev a operacin. Memorias de Acceso Aleatorio Las memorias de Acceso Aleatorio son conocidas como memorias RAM de la sigla en ingls Random Access Memory. Se caracterizan por ser memorias de lectura/escritura y contienen un conjunto de variables de direccin qu e permiten seleccionar cualquier direccin de memoria de forma directa e independi ente de la posicin en la que se encuentre. Estas memorias son voltiles, es decir, que se pierde la informacin cuando no hay energa y se clasifican en dos categoras bs icas: la RAM esttica y la RAM dinmica, las cuales se describen en las siguientes d os secciones. Memoria RAM esttica: Este tipo de memoria conocida como SRAM (Stati c Random Access Memory) se compone de celdas conformadas por FLIP-FLOPs construi dos generalmente con transistores MOSFET, aunque tambin existen algunas memorias pequeas construidas con transistores bipolares. En la figura 182 se observa la es tructura tpica de una celda de memoria de una SRAM. Figura 182. Estructura de una celda de memoria SRAM Como se observa en la figura la celda se activa mediante un nivel activo a la entrada superior y los datos s e cargan o se leen a travs de las lneas laterales. Las celdas de memoria se agrupa n en filas y columnas para conformar el arreglo bsico de la memoria. En la figura 183 se muestra la disposicin de las celdas de memoria en una SRAM, donde se obse rva que cada una de las filas se habilita de forma simultnea para recibir o carga r los datos del bus de entrada/salida.

Diseo Digital para Ingeniera 167 Figura 183. Arreglo bsico de una SRAM Existen otras modalidades de funcionamiento de las memorias estticas, entre ellas se pueden nombrar las siguientes: SRAM Sin crnica: Al igual que en los sistemas sincrnicos, este tipo de memoria tiene una en trada de reloj, la cual le permite operar en sincrona con otros dispositivos. Est a caracterstica no aporta mejores beneficios, sin embargo simplifica enormemente el diseo de sistemas de alta prestaciones, ya que una nica seal controla todos los dispositivos involucrados. La ventaja de estas memorias viene proporcionada por lo que se podra llamar su funcionamiento automtico, guiado por la seal de reloj, po r lo que no es necesario ocuparse de generar las seales de control. SRAM de Rfaga: Las memorias de rfagas (burst) son sincrnicas y se caracterizan por incluir un co ntador que permite que la memoria genere internamente la direccin a la que debe a cceder, consiguiendo de esta forma accesos hasta cuatro posiciones de memoria co n una sola direccin de referencia. Esto permite acceder de forma ms rpida a la info rmacin en memoria. Vemos como funciona este tipo de memoria. La CPU genera una di reccin de memoria, la cual se propaga a travs del bus de direcciones hasta la memo ria, decodificndose y accediendo a la posicin correspondiente. Si se ha configurad o la memoria en modo rfaga, una vez obtenido el primer dato, incrementa la direcc in y vuelve a acceder. De esta forma se evita el tiempo de propagacin de las seales por el bus y el tiempo de decodificacin de la direccin. El nmero de palabras ledas o escritas en una rfaga, viene limitado por el tamao del contador interno de la me moria. SRAM Pipeline: Con los dos tipos de memorias anteriores se consigue el ac ceso a posiciones consecutivas de forma rpida. Para mantener esta velocidad cuand o se cambia de secuencia, las memorias pipeline incluyen un buffer para almacena r la direccin y los datos actuales proporcionados por la memoria. De esta forma, se puede enviar la nueva direccin antes de terminar la lectura, consiguiendo as qu e la CPU no espere la finalizacin del acceso a una posicin de memoria para generar la nueva direccin. Memoria RAM dinmica: Este tipo de memoria conocida como DRAM ( Dinamic Random Access Memory), a diferencia de la memoria esttica se compone de c eldas de memoria construidas con condensadores. Las celdas de memoria son de

Diseo Digital para Ingeniera 168 fabricacin ms sencillas en comparacin a las celdas a base de transistores, lo cual permite construir memorias de gran capacidad. La figura 184 se observa la compos icin interna de una de estas celdas. Figura 184. Celda de memoria de una DRAM La operacin de la celda es similar a la de un interruptor, cuando el estado en la fila se encuentra en alto, el transist or entra en saturacin y el dato presente en el bus interno de la memoria (columna ) se almacena en el condensador, durante una operacin de escritura y se extrae en una operacin de lectura. El inconveniente que tiene este tipo de memorias consis te en que hay que recargar la informacin almacenada en las celdas, por lo cual es tas celdas requieren de circuitera adicional para cumplir esta funcin. En la figur a 185 se observa la celda completa con sus aditamentos donde se puede identifica r la forma en que se desarrollan las operaciones de escritura, lectura y recarga . Figura 185. Sistema lectura, escritura y recarga de una celda DRAM Como se ha no tado, existen diferencias entre la memoria Esttica y Dinmica. En La tabla 76 se in dican las ventajas y desventajas de los dos sistemas de memoria, lo cual permite seleccionar el tipo de memoria dependiendo de la aplicacin.

Diseo Digital para Ingeniera 169 Memoria SRAM Ventajas La velocidad de acceso es alta. Para retener los datos solo necesita es tar energizada. Son mas fciles de disear. Mayor densidad y capacidad. Menor costo por bit. Menor consumo de potencia. Desventajas Menor capacidad, debido a que cada celda de almacenamiento requiere mas transistores. Mayor costo por bit. Mayor consumo de Potencia. La velocidad d e acceso es bajar. Necesita recargar de la informacin. almacenada para retenerla. Diseo complejo. DRAM Tabla 76. Ventajas y desventajas de los dos sistemas de memoria Memorias de Solo Lectura: Las memorias de solo lectura son conocidas como memorias ROM de la sig la en ingls Read Only Memory. Se caracterizan por ser memorias de lectura y conti enen celdas de memoria no voltiles, es decir que la informacin almacenada se conse rva sin necesidad de energa. Este tipo de memoria se emplea para almacenar inform acin de forma permanente o informacin que no cambie con mucha frecuencia. Actualme nte se dispone de varios tipos de memorias ROM, a continuacin se explicar cada una de ellas con sus caractersticas bsicas. Memoria ROM de Mscara: Esta memoria se con oce simplemente como ROM y se caracteriza porque la informacin contenida en su in terior se almacena durante su construccin y no se puede alterar. Son memorias ide ales para almacenar microprogramas, sistemas operativos, tablas de conversin y ca racteres. Generalmente estas memorias utilizan transistores MOS para representar los dos estados lgicos (1 0). La programacin se desarrolla mediante el diseo de un negativo fotogrfico llamado mscara donde se especifican las conexiones internas d e la memoria. En la figura 186 se muestra la celda de memoria de una ROM de este tipo, en tecnologas TTL y MOS.

Diseo Digital para Ingeniera 170 Figura 186. Celdas de memoria para una ROM Las celdas de memoria se organizan en grupos para formar registros del mismo tamao y estos se ubican fsicamente formand o un arreglo, como el indicado en la figura 187. Figura 187. Organizacin interna de una Memoria ROM Memoria PROM: Esta memoria es conocida como ROM programable de la sigla en ingls Programmable Read Only Memory. Este tipo de memoria a diferencia de la ROM no se programa durante el proceso d e fabricacin, en vez de ello la programacin la efecta el usuario y se puede realiza r una sola vez, despus de la cual no se puede borrar o volver a almacenar otra in formacin. El proceso de programacin es destructivo, es decir, que una vez grabada, es como si fuese una ROM normal. Para almacenar la informacin se emplean dos tcni cas: por destruccin de fusible o por destruccin de unin. Comnmente la informacin se p rograma o quema en las diferentes celdas de memoria aplicando la direccin en el b us de direcciones, los datos en los buffers de entrada de datos y un pulso de 10 a 30V, en una terminal dedicada para fundir los fusibles correspondientes. Cuan do se aplica este pulso a un fusible de la celda, se almacena un 0 lgico, de lo c ontrario se almacena un 1 lgico (estado por defecto), quedando de esta forma la i nformacin almacenada de forma permanente. En la figura 188 se observa la disposic in interna de una celda de memoria y los fusibles correspondientes.

Diseo Digital para Ingeniera 171 Figura 188. Celda de Memoria de una PROM El proceso de programacin de una PROM ge neralmente se realiza con un equipo especial llamado quemador. Este equipo emple a un mecanismo de interruptores electrnicos controlados por software que permiten cargar las direcciones, los datos y genera los pulsos para fundir los fusibles del arreglo interno de la memoria. En la figura 189 se indica de forma esquemtica la funcin del programador. Figura 189. Programacin de un PROM Memoria EPROM: Este tipo de memoria es similar a la PROM con la diferencia que la informacin se puede borrar y volver a grabar varias veces. Su nombre proviene de la sigla en ingls Erasable Read Only Memory. La programacin se efecta aplicando en un pin especial de la memoria una tensin entr e 10 y 25 Voltios durante aproximadamente 50 ms, segn el dispositivo, al mismo ti empo se direcciona la posicin de memoria y se pone la informacin a las entradas de datos. Este proceso puede tardar varios minutos dependiendo de la capacidad de memoria. La memoria EPROM, tal como las memorias vistas anteriormente se compone de un arreglo de transistores MOSFET de Canal N de compuerta aislada. En la fig ura 190 se observa el transistor funcionando como celda de memoria en una EPROM. Figura 190. Celda de memoria de una EPROM Cada transistor tiene una compuerta fl otante de SiO2 (sin conexin elctrica) que en estado normal se encuentra apagado y almacena un 1 lgico. Durante la

Diseo Digital para Ingeniera 172 programacin, al aplicar una tensin (10 a 25V) la regin de la compuerta queda cargad a elctricamente, haciendo que el transistor se encienda, almacenando de esta form a un 0 lgico. Este dato queda almacenado de forma permanente, sin necesidad de ma ntener la tensin en la compuerta ya que la carga elctrica en la compuerta puede pe rmanecer por un perodo aproximado de 10 aos. Por otra parte el borrado de la memor ia se realiza mediante la exposicin del dispositivo a rayos ultravioleta durante un tiempo aproximado de 10 a 30 minutos. Este tiempo depende del tipo de fabrica nte y para realizar el borrado, el circuito integrado dispone de una ventana de cuarzo transparente, la cual permite a los rayos ultravioleta llegar hasta el ma terial fotoconductivo presente en las compuertas aisladas y de esta forma lograr que la carga se disipe a travs de este material apagando el transistor, en cuyo caso todas las celdas de memoria quedan en 1 lgico. Generalmente esta ventana de cuarzo se ubica sobre la superficie del encapsulado y se cubre con un adhesivo p ara evitar la entrada de luz ambiente que pueda borrar la informacin, debido a su componente UV. En la figura 10.3.6 se observa la fotografa de una memoria de est e tipo. Figura 191. Apariencia Fsica de una EPROM Memoria EEPROM: La memoria EEPROM es pr ogramable y borrable elctricamente y su nombre proviene de la sigla en ingls Elect rical Erasable Programmable Read Only Memory. Actualmente estas memorias se cons truyen con transistores de tecnologa MOS (Metal Oxide Silice) y MNOS (Metal Nitri de-Oxide Silicon). Las celdas de memoria en las EEPROM son similares a las celda s EPROM y la diferencia bsica se encuentra en la capa aislante alrededor de cada compuesta flotante, la cual es ms delgada y no es fotosensible. La programacin de estas memorias es similar a la programacin de la EPROM, la cual se realiza por ap licacin de una tensin de 21 Voltios a la compuerta aislada MOSFET de cada transist or, dejando de esta forma una carga elctrica, que es suficiente para encender los transistores y almacenar la informacin. Por otro lado, el borrado de la memoria se efecta aplicando tensiones negativas sobre las compuertas para liberar la carg a elctrica almacenada en ellas. Esta memoria tiene algunas ventajas con respecto a la Memoria EPROM, de las cuales se pueden enumerar las siguientes: Las palabras almacenadas en memoria se pueden borrar de forma individual. Para b orra la informacin no se requiere luz ultravioleta. Las memorias EEPROM no requie ren programador.

Diseo Digital para Ingeniera 173 Para reescribir no se necesita se necesita hacer un borrado previo. Se pueden re escribir aproximadamente unas 1000 veces sin que se observen problemas para alma cenar la informacin. El tiempo de almacenamiento de la informacin es similar al de las EPROM, es decir aproximadamente 10 aos. Memoria FLASH: La memoria FLASH es similar a la EEPROM, es decir que se puede programar y borrar elctricamente. Sin embargo esta rene algu nas de las propiedades de las memorias anteriormente vistas, y se caracteriza po r tener alta capacidad para almacenar informacin y es de fabricacin sencilla, lo q ue permite fabricar modelos de capacidad equivalente a las EPROM a menor costo q ue las EEPROM. Las celdas de memoria se encuentran constituidas por un transisto r MOS de puerta apilada, el cual se forma con una puerta de control y una puerta aislada, tal como se indica en la figura 192. La compuerta aislada almacena car ga elctrica cuando se aplica una tensin lo suficientemente alta en la puerta de co ntrol. De la misma manera que la memoria EPROM, cuando hay carga elctrica en la c ompuerta aislada, se almacena un 0, de lo contrario se almacena un 1. Figura 192. Celda de memoria de una FLASH Las operaciones bsicas de una memoria F lash son la programacin, la lectura y borrado. Como ya se mencion, la programacin s e efecta con la aplicacin de una tensin (generalmente de 12V o 12.75 V) a cada una de las compuertas de control, correspondiente a las celdas en las que se desean almacenar 0s. Para almacenar 1s no es necesario aplicar tensin a las compuertas deb ido a que el estado por defecto de las celdas de memoria es 1. La lectura se efe cta aplicando una tensin positiva a la compuerta de control de la celda de memoria , en cuyo caso el estado lgico almacenado se deduce con base en el cambio de esta do del transistor: Si hay un 1 almacenado, la tensin aplicada ser lo suficiente para encender el tran sistor y hacer circular corriente del drenador hacia la fuente. Si hay un 0 alma cenado, la tensin aplicada no encender el transistor debido a que la carga elctrica almacenada en la compuerta aislada.

Diseo Digital para Ingeniera 174 Para determinar si el dato almacenado en la celda es un 1 un 0, se detecta la co rriente circulando por el transistor en el momento que se aplica la tensin en la compuerta de control. El borrado consiste en la liberacin de las cargas elctricas almacenadas en las compuertas aisladas de los transistores. Este proceso consist e en la aplicacin de una tensin lo suficientemente negativa que desplaza las carga s como se indica en la figura 193. Figura 193. Proceso de descarga de una celda de memoria FLASH 7.7. Aplicaciones de las Memorias: En la actualidad muchos de los sistemas electrnicos necesitan di spositivos para almacenar y/o leer informacin. Como ejemplo de este tipo de siste mas podemos mencionar los telfonos electrnicos, televisores, equipos de sonido y l os computadores entre otros. Esta leccin se centrar en mencionar algunas aplicacio nes particulares de las memorias que pueden ser de inters para desarrollar proyec tos. Memoria RAM: La memoria RAM es uno de los componentes ms importantes en un c omputador. Cuando se requiere emplear un archivo de datos o programa, los datos o instrucciones son ledos desde el disco duro o disquete y colocados en una memor ia RAM, para que sean ledos por el microprocesador, permitindole manipularlos, ing resar nuevos datos, modificar los existentes, hacer clculos, bsquedas, resmenes, et c. El uso ms difundido de estos dispositivos indiscutiblemente se encuentra en lo s computadores: Se utilizan en sistemas microprocesados, y en los microcontroladores, en sistema s pequeos es de lectura/escritura. En los computadores se utiliza como memoria de Cache y memoria de vdeo. Las memorias para computadores generalmente no se consiguen en chips, sino en mdu los de memoria empaquetados en dos formatos bsicos: SIMM y DIMM que contienen 8, 16, 32, 64 o 128 MB cada uno. Estos mdulos se introducen en ranuras o slots en la tarjeta madre de los computadores y en la figura 194 se muestra su presentacin d e 32 y 72 pines.

Diseo Digital para Ingeniera 175 Figura 194. Mdulos de Memoria RAM Memoria ROM: Programas y Datos La aplicacin ms di fundida en este tipo de memoria ha sido el almacenamiento de cdigos de programas para el momento del arranque de dispositivos que utilizan microprocesadores, com o es el caso de los computadores. Los Computadores vienen con una memoria ROM, d onde se encuentran alojados los programas del BIOS (Basic Input Output System), el cual contiene las instrucciones y datos necesarios para activar y hacer funci onar el computador y sus perifricos. Debido a que en esta memoria la informacin es t disponible en cualquier momento, los programas en una ROM son a menudo los cimi entos sobre los que se construye el resto de los programas (incluyendo el DOS). La ventaja de tener los programas fundamentales del computador almacenados en un a ROM, es que estn all disponibles y no hay necesidad de cargarlos en la memoria d esde el disco de la misma forma que se carga el DOS. Comnmente estos programas so n llamados Firmware, lo que indica que se encuentran firmemente almacenados en e l Hardware y que no cambian. Funciones matemticas y Generadores de Seales Otra apl icacin de estas memorias consiste en el almacenamiento de tablas de datos que per miten generar funciones matemticas. Por ejemplo existen memorias que almacenan fu nciones trigonomtricas y hallan el resultado con base en el valor binario introdu cido en el bus de direcciones. En la figura 195, se observa como se puede implem entar un generador de una seal seno, a partir de la informacin almacenada en una m emoria ROM. Figura 195. Generador de seales con una memoria ROM

Diseo Digital para Ingeniera 176 Ejemplos de Memorias Comerciales Las memorias son circuitos integrados cuyos pin es se hayan en ambos lados de la cpsula, formando dos lneas o hileras de pines (DI P) y generalmente se fabrican con capacidades de orden de Kilobytes o Megabytes mltiplos de 8, por ejemplo 8k, 16k, 32k, 64k, 128k, o 8M, 16M, 32M, etc. Figura 196. Distribucin de pines de un chip de memoria En la figura 196 se observ a un esquema descriptivo de los pines que generalmente se encuentran en una memo ria. A continuacin se da una explicacin de cada uno de estos pines: A0...An (Bus de direcciones): Estos pines son las entradas para seleccionar la p osicin de memoria a escribir o leer y su cantidad define la capacidad de palabras que puede almacenar, dada por la expresin 2n, donde n es el nmero de pines. D0... Di (Bus de Datos): Corresponde a los pines de entrada y salida de datos. En el m ercado se consiguen generalmente buses de 1, 4, 8 y 16 bits y lo ms usual es enco ntrar chips tengan 8 entradas de datos. CS (Chip Select): Este pin se utiliza pa ra seleccionar el chip de memoria que se desea acceder. Esto en el caso del usar dos o ms memorias similares. OE (Output Enable): Utilizado para habilitar la sal ida de datos. Cuando se encuentra en estado activo las salidas tiene alta impeda ncia o actan como entradas. R/W (Read/Write): Entrada utilizada en las memorias RAM para seleccionar la operacin de lectura o escritura VCC y GND (Alimentacin): Corr esponden a los pines de alimentacin del circuito integrado. Algunas tienen dispon ible tres pines para este propsito, pero por lo general son dos y el valor de la tensin de alimentacin depende de la tecnologa de fabricacin del circuito. En las siguientes secciones se indicaran algunos ejemplos de circuitos integrado s de uso general disponibles en el mercado, dando un ejemplo de cada uno de los tipos de memorias vistas.

Diseo Digital para Ingeniera 177 MEMORIA SRAM - MCM6264C: Esta memoria fabricada por Motorola y desarrollada con tecnologa CMOS tiene una capacidad de 8K x 8. Los tiempos de lectura y escritura del integrado son de aproximadamente 12 ns y tiene un consumo de potencia aproxi mado de 100 mW. En la Figura 197 se observa la disposicin de los pines del circui to integrado de esta memoria y sus las caractersticas tcnicas bsicas. Caractersticas Tcnicas Referencia MCM6264C Tipo SRAM Capacidad (bits) 8192 X 8 Tipo de salida 5 V Tiempos de Acceso 12/15/20/25/35 ns Encapsulado DIL-28 Figura 197. SRAM MCM6264C

Diseo Digital para Ingeniera 178 MEMORIA DRAM 4116: El CI 4116 es una memoria DRAM de 16K x 1. La estructura inte rna de este integrado se encuentra constituida por un arreglo de 128 filas y 128 columnas donde cada uno de los bits se ubica con una direccin de 14 bits. En la figura 198 se muestra la disposicin de los pines del circuito integrado. Observe que la entrada de direcciones es de 7 bits (A0...A6). La razn de poseer 7 pines y no 14, se debe a que estos tienen funcin doble, por ejemplo la entrada A0 se uti liza para establecer los valores de los bits A0/A7 de la direccin de memoria que se quiere acceder. Caractersticas Tcnicas Referencia 4116 Tipo DRAM Capacidad (bits) 16384 X 1 Tipo d e salida TRI-STATE Tiempos de Acceso 100/120/150/200 ns Encapsulado DIL-16 Figura 198. DRAM 4116 Para ingresar una direccin de memoria en este integrado se utilizan las seales de entrada RAS y CAS, las cuales deben estar inicialmente en "1 " para recibir los 7 bits menos significativos de la direccin (A6...A0). Despus de ello la entrada RAS debe cambiar a "0" con lo cual los 7 bits se cargan en el re gistro de direcciones de memoria y el dispositivo queda disponible para recibir los 7 bits mas significativos (A7...A14) de la direccin. Una vez se aplican estos bits, la entrada CAS debe cambiar a "0", cargndolos de esta forma en el registro de direcciones en su respectiva posicin y permitiendo finalmente acceder a la pos icin de memoria para efectuar la operacin de lectura o escritura. MEMORIAS PROM 74S473: Esta memoria tiene una capacidad de 512 palabras de 8 bits y la descripc in de sus pines se muestra en la figura 199 Caractersticas Tcnicas Referencia 74S473 Tipo PROM Capacidad (bits) 512 X 8 Tipo d e salida OPEN COLECTOR Tiempos de Acceso 60 ns Encapsulado DIL-20

Diseo Digital para Ingeniera 179 Figura 199. PROM 74S473 MEMORIA EPROM - 27C16B: Esta memoria de 24 pines tiene u na capacidad de 2048 palabras de 8 bits, es decir 2KB. Las salidas de esta memor ia son triestado, lo que permite escribir o leer los datos con el mismo bus de d atos. Caractersticas Tcnicas Referencia 27C16B Tipo EPROM CMOS Capacidad (bits) 2048 X 8 Tipo de salida (5V) (Vp=12.75V) Tiempos de Acceso 150/250 ns Encapsulado DIL-24 Figura 200. EPROM 27C16B Esta memoria tiene dos pines no indicados inicialmente: VPP: Es utilizado durante la programacin. CE/P (Chip Enable/Program): Utilizado par a seleccionar el chip (en caso de emplearse en forma conjunta con otros) y para programar la posicin de memoria seleccionada en el bus de direcciones. Durante la programacin de la memoria, la entrada OE se debe encontrar en 1. En la entrada debe estar presente una tensin de 5V, as como en los datos y la direccin de memoria. Despus de ello, se aplica pulso de tensin durante 30 ms aproximadamente, para almacenar los datos. Como se vi anteriormente, el borrado de este tipo de m emoria se efecta mediante la exposicin del integrado a luz ultravioleta. Una lmpara UV de 12mW, puede ser utilizada para efectuar este proceso, el cual tarda entre 20 y 25 minutos. MEMORIA EEPROM - 28C64A: Esta memoria tiene una capacidad de 8 K X 8 y tiene caractersticas diferentes a las dems. La informacin almacenada puede perdurar aproximadamente 100 aos y puede soportar hasta 100.000 ciclos de grabado y borrado.

Diseo Digital para Ingeniera 180 Caractersticas Tcnicas Referencia 28C64A Tipo EEPROM CMOS Capacidad (bits) 8192 X 8 Tipo de salida 5V Tiempos de Acceso 120/150/200 ns Encapsulado DIL-28 y PLCC-3 2 Figura 201. EEPROM 28C64A En la figura 201 se indica la disposicin de los pines d e esta memoria la cual se encuentra disponible en dos tipos de encapsulados (DIL y PLCC). MEMORIA FLASH - 27F256: La capacidad de esta memoria es de 32K X 8 y c omo memoria Flash tiene la caracterstica particular de ser borrada en un tiempo m uy corto (1 seg.). El tiempo de programacin por byte es de 100 ms y el tiempo de retencin de la informacin es de aproximadamente 10 aos. En la figura 202 se indica la disposicin de los pines de esta memoria con sus caractersticas tcnicas bsicas. Caractersticas Tcnicas Referencia 28F256 Tipo FLASH EEPROM Capacidad (bits) 32768 X 8 Tipo de salida (5V) (Vp=12.5V) Tiempos de Acceso 90/100/120/150 ns Encapsula do DIL-28 Figura 202. Memoria Flash 27F256

Diseo Digital para Ingeniera 181 7.8. Lgica programable temprana En 1970, Texas Instruments desarroll un circuito i ntegrado (CI) de mscara programable basado en la memoria asociativa de slo lectura (ROAM) de IBM. Este dispositivo, el TMS2000, era programado alterando la capa m etlica durante la produccin del CI. El TMS2000 tena hasta 17 entradas y 18 salidas con 8 biestables JK como memoria. Texas Instruments acuo el trmino Programmable lo gic array para este dispositivo. En 1973 National Semiconductor introdujo un dis positivo PLA de mscara programable (DM7575) con 14 entradas y 8 salidas sin regis tros de memoria. Este era ms popular que el de Texas Instruments, pero el coste d e hacer la mscara metlica limitaba su uso. El dispositivo es significativo por ser la base de la FPGA (Field Programmable Logic Array) producido por Signetics en 1975, el 82S100. En 1971, General Electric desarrollaba un PLD basado en la nuev a tecnologa PROM. Este dispositivo experimental mejor el ROAM de IBM permitindole r ealizar lgica multinivel. Intel acababa de introducir la PROM de puerta flotante borrable por Ultravioleta por lo que el desarrollador en General Electric incorp or esa tecnologa. El dispositivo de General Electric era el primer PLD jams desarro llado, antecesora del EPLD de Altera en una dcada. General Electric obtuvo varias patentes tempranas en PLDs. En 1974, General Electric firm un acuerdo con Monolithic Memories para desarrolla r un PLD de mscara programable incorporando las innovaciones de General. El dispo sitivo se bautiz como Programmable Associative Logic Array (PALA, matrz lgica asoci ativa programable). El MMI 5760 fue terminado en 1976 y poda implementar circuito s multinivel o secuenciales de ms de 100 puertas. El dispositivo estaba soportado por el entorno de desarrollo de General, donde las ecuaciones Booleanas podan se r convertidas a patrones de mscara para configurar el dispositivo. El integrado n unca se comercializ. CPLDs: Las PALs y GALs estn disponibles slo en tamaos pequeos, e quivalentes a unos pocos cientos de puertas lgicas. Para circuitos lgicos mayores, se pueden utilizar PLDs complejos o CPLDs. Estos contienen el equivalente a var ias PAL enlazadas por interconexiones programables, todo ello en el mismo circui to integrado. Las CPLDs pueden reemplazar miles, o incluso cientos de miles de p uertas lgicas. Algunas CPLDs se programan utilizando un programador PAL, pero est e mtodo no es manejable para dispositivos con cientos de pines. Un segundo mtodo d e programacin es soldar el dispositivo en su circuito impreso. Las CPLDs contiene n un

Diseo Digital para Ingeniera 182 circuito que decodifica la entrada de datos y configura la CPLD para realizar su funcin lgica especfica. Cada fabricante tiene un nombre propietario para este sist ema de programacin. Por ejemplo, Lattice Semiconductor la llama in-system program ming (programacin dentro del sistema). Sin embargo, estos sistemas propietarios e stn dejando paso al estadndar del Joint Test Action Group (JTAG). FPGAs Field pro grammable gate array: Mientras el desarrollo de las PALs se enfocaba hacia las G ALs y CPLDs, apareci una corriente de desarrollo distinta. Esta corriente de desa rrollo desemboc en un dispositivo basado en la tecnologa de matriz de puertas y se le denomin field-programmable gate array (FPGA). Algunos ejemplos de las primera s FPGAs son la matriz 82s100 y el secuenciador 82S105 de Signetics, presentados a finales de los 70. El 82S100 era una matriz de trminos AND, y tambin tena funcion es de Flip-Flops.. Las FPGAs utilizan una rejilla de puertas lgicas, similar a la de una matriz de p uertas ordinarias, pero la programacin en este caso la realiza el cliente, no el fabricante. El trmino field-programmable (literamente programable en el campo) se refiere a que la matriz se define fuera de la fbrica, o "en el campo". Una FPGA (del ingls Field Programmable Gate Array) es un dispositivo semiconducto r que contiene bloques de lgica cuya interconexin y funcionalidad se puede program ar. La lgica programable puede reproducir desde funciones tan sencillas como las llevadas a cabo por una puerta lgica o un sistema combinacional hasta complejos s istemas en un chip (w:en:System-on-a-chip). Las FPGAs se utilizan en aplicacione s similares a los ASICs sin embargo son ms lentas, tienen un mayor consumo de pot encia y no pueden abarcar sistemas tan complejos como ellos. A pesar de esto, la s FPGAs tienen las ventajas de ser reprogramables (lo que aade una enorme flexibi lidad al flujo de diseo), sus costes de desarrollo y adquisicin son mucho menores para pequeas cantidades de dispositivos y el tiempo de desarrollo es tambin menor. Ciertos fabricantes cuentan con FPGAs que slo se pueden programar una vez, por l o que sus ventajas e inconvenientes se encuentran a medio camino entre los ASICs y las FPGAs reprogramables. Histricamente las FPGAs surgen como una evolucin de l os conceptos desarrollados en las PLAs y los CPLDs

Diseo Digital para Ingeniera 183 Historia: FPGAs vs CPLDs: Las FPGAs son inventadas en el ao 1984 por Ross Freeman , co-fundador de Xilinx, y surgen como una evolucin de los CPLDs. Tanto los CPLDs como las FPGAs contienen un gran nmero de elementos lgicos programables. Si medim os la densidad de los elementos lgicos programables en puertas lgicas equivalentes (numero de puertas NAND equivalentes que podramos programar en un dispositivo) p odramos decir que en un CPLD hallaramos del orden de decenas de miles de puertas lg icas equivalentes y en una FPGA del orden de cientos de miles hasta millones de ellas. Aparte de las diferencias en densidad entre ambos tipos de dispositivos, la diferencia fundamental entre las FPGAs y los CPLDs es su arquitectura. La arq uitectura de los CPLDs es ms rgida y consiste en una o ms sumas de productos progra mables cuyos resultados van a parar a un nmero reducido de biestables sncronos (ta mbin denominados flip-flops). La arquitectura de las FPGAs, por otro lado, se bas a en un gran nmero de pequeos bloques utilizados para reproducir sencillas operaci ones lgicas, que cuentan a su vez con biestables sncronos. La enorme libertad disp onible en la interconexion de dichos bloques confiere a las FPGAs una gran flexi bilidad. Otra diferencia importante entre FPGAs y CPLDs es que en la mayora de la s FPGAs se pueden encontrar funciones de alto nivel (como sumador y multiplicado r) embebidas en la propia matriz de interconexiones, as como bloques de memoria. Caractersticas FPGA: Una jerarqua de interconexiones programables permite a los bl oques lgicos de un FPGA ser interconectados segn la necesidad del diseador del sist ema, algo parecido a un breadboard programable. Estos bloques lgicos e interconex iones pueden ser programados despus del proceso de manufactura por el usuario/dis eador, as que el FPGA puede desempear cualquier funcin lgica necesaria. Una tendencia reciente ha sido combinar los bloques lgicos e interconexiones de los FPGA con m icroprocesadores y perifricos relacionados para formar un Sistema programable en u n chip. Ejemplo de tales tecnologas hbridas pueden ser encontradas en los dispositi vos Virtex-II PRO y Virtex-4 de Xilinx, los cuales incluyen uno o ms procesadores PowerPC embebidos junto con la lgica del FPGA. El FPSLIC de Atmel es otro dispos itivo similar, el cual usa un procesador AVR en combinacin con la arquitectura lgi ca programable de Atmel. Otra alternativa es hacer uso de ncleos de procesadores implementados haciendo uso de la lgica del FPGA. Esos ncleos incluyen los procesad ores MicroBlaze y PicoBlaze de Xlinx, Nios y Nios II de Altera, y los procesador es de cdigo abierto LatticeMicro32 y LatticeMicro8.

Diseo Digital para Ingeniera 184 Muchos FPGA modernos soportan la reconfiguracin parcial del sistema, permitiendo que una parte del diseo sea reprogramada, mientras las dems partes siguen funciona ndo. Este es el principio de la idea de la computacin reconfigurable, o los sistemas reconfigurables. Programacin FPGA: La tarea del programador es definir la funcin lg ica que realizar cada uno de los CLB, seleccionar el modo de trabajo de cada IOB e interconectarlos. El diseador cuenta con la ayuda de entornos de desarrollo esp ecializados en el diseo de sistemas a implementarse en un FPGA. Un diseo puede ser capturado ya sea como esquemtico, o haciendo uso de un lenguaje de programacin es pecial. Estos lenguajes de programacin especiales son conocidos como HDL o Hardwa re Description Language (lenguajes de descripcin de hardware). Los HDLs ms utiliza dos son: VHDL, Verilog, ABEL. En un intento de reducir la complejidad y el tiemp o de desarrollo en fases de prototipaje rpido, y para validar un diseo en HDL, exi sten varias propuestas y niveles de abstraccin del diseo. Entre otras, National In struments LabVIEW FPGA propone un acercamiento de programacin grfica de alto nivel . Aplicaciones FPGA: Cualquier circuito de aplicacin especfica puede ser implementad o en un FPGA, siempre y cuando esta disponga de los recursos necesarios. Las apl icaciones donde ms comnmente se utilizan los FPGA incluyen a los DSP (procesamient o digital de seales), radio definido por software, sistemas aeroespaciales y de d efensa, prototipos de ASICs, sistemas de imgenes para medicina, sistemas de visin para computadoras, reconocimiento de voz, bioinformtica, emulacin de hardware de c omputadora, entre otras. Cabe notar que su uso en otras reas es cada vez mayor, s obre todo en aquellas aplicaciones que requieren un alto grado de paralelismo. E xiste cdigo fuente disponible (bajo licencia GNU GPL)1 de sistemas como microproc esadores, microcontroladores, filtros, mdulos de comunicaciones y memorias, entre otros. Estos cdigos se llaman cores. Fabricantes FPGA: A principios de 2007, el mercado de los FPGA se ha colocado en un estado donde hay dos productores de FPGA de propsito general que estn a la cab eza del mismo, y un conjunto de otros competidores quienes se diferencian por of recer dispositivos de capacidades nicas.

Diseo Digital para Ingeniera 185 Xilinx es uno de los dos grandes lderes en la fabricacin de FPGA. Altera es el otr o gran lder. Lattice Semiconductor lanz al mercado dispositivos FPGA con tecnologa de 90nm. En adicin, Lattice es un proveedor lder en tecnologa no voltil, FPGA basada s en tecnologa Flash, con productos de 90nm y 130nm. Actel tiene FPGAs basados en tecnologa Flash reprogrammable. Tambin ofrece FPGAs que incluyen mezcladores de s eales basados en Flash. QuickLogic tiene productos basados en antifusibles (progr amables una sola vez). Atmel es uno de los fabricantes cuyos productos son recon figurables (el Xilinx XC62xx fue uno de estos, pero no estn siendo fabricados act ualmente). Ellos se enfocaron en proveer microcontroladores AVR con FPGAs, todo en el mismo encapsulado. Achronix Semiconductor tienen en desarrollo FPGAs muy v eloces. Planean sacar al mercado a comienzos de 2007 FPGAs con velocidades cerca nas a los 2GHz. MathStar, Inc. ofrecen FPGA que ellos llaman FPOA (Arreglo de ob jetos de matriz programable).

Diseo Digital para Ingeniera 186 BIBLIOGRAFA RUEDA, Luis Tutorial de Electronica Digital. Argentina 2004. Archivo PDF Capston e course independent study program. Publicacin: Ewing, N.J. Exploring Design & En gineering Project, 2000 Documento: Ingls (eng) User interface design for electron ic appliances http://www.netLibrary.com/urlapi.asp?action=summary&v=1&bookid=832 98 Baumann, Konrad,; Thomas, Bruce, Publicacin: London ; New York : Taylor & Fran cis, 2001 Documento: Ingls (eng) : User interface design for electronic appliance s http://site.ebrary.com/lib/albertaac/Doc?id=10071249 http://site.ebrary.com/li b/rdcollege/Doc?id=10071249 User interface design for electronic appliances http ://www.contentreserve.com/TitleInfo.asp?ID={00AB336C-C8FA-4441-ACE041DE57F970F}& Format=50 http://www.contentreserve.com/TitleInfo.asp?ID={ABBFFCD1-6547-4567-BB8 829F12EA9A34D}&Format=50 Baumann, Konrad,; Thomas, Bruce, Publicacin: London ; Ne w York : Taylor & Francis, 2001 Documento: Ingls (eng) : The digital sublime myth , power, and cyberspace / Mosco, http://www.netLibrary.com/urlapi.asp?action=sum mary&v=1&bookid=122533 Baumann, Konrad,; Thomas, Bruce, Publicacin: London : Tayl or & Francis, 2002, 2001 Documento: Ingls (eng) : Vincent. Publicacin: Cambridge, Mass. : MIT Press, 2004 Documento: Ingls (eng) http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/100301.htm ht tp://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/100501.htm http ://www.monografias.com/trabajos12/mosscur/mosscur.shtml http://www.zona-warez.co m/tutoriales-ingenieria_electrica.html http://electronred.iespana.es/electronred /Circuitosintegra.htm

Diseo Digital para Ingeniera 187 ANEXO 1: Evaluacin Diseo Electrnico Digital Seleccin mltiple nica Respuesta 1. a. b. c. d. 2. a. b. c. d. 3. a. b. c. d. 4. a. b. c. d. 5. a. b. c. d. El equivalente binario del numero decimal 27 es 11011 10 111 11001 11101 El Equivalente binario del numero hexadecimal E7 es: 11100111 01 111110 01111111 11110111 El Equivalente Octal del numero Binario 111000001 es: 7 01 103 031 013 La clasificacin de los circuitos Integrados en: LSI, MSI, VLSI cor responde a: Cantidad de pines que posee cada circuito integrado Serie de Velocid ad de cada circuito integrado dado por el fabricante Serie de consumo de potenci a da cada circuito integrado dado por el fabricante Cantidad de transistores o c ompuertas que posee cada circuito integrado Segn el Teorema de DMorgan (X+Y) es equ ivalente a: (XY) XY X+Y X+Y 6. La expresin algebraica implementada por circuito de la figura es: A 0V U1A U3A B 0V U2A D1 LED1 C 0V a. b. c. d. (AB)+BC (A+B)+(B+C) AB+(BC) (A+B)(B+C) 7. La expresin algebraica simplificada por Minterminos empleando Mapas de Karnaug h de la figura es:

Diseo Digital para Ingeniera 188 a. b. c. d. A(B+C) A+BC A(B+C) A+(BC) 8. La expresin algebraica simplificada por Maxterminos empleando Mapas de Karnaug h de la figura es: a. b. c. d. C C B+C B+C A partir 0 0 0 0 0 1 1 0 1 1 1 1 0 0 0 0 de la 0 1 1 0 1 1 0 1 1 0 0 0 siguiente tabla 1 1 1 1 1 1 B 0 D Y1 Y2 Y3 Y4 0 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 de verdad 0 0 0 1 1 0 0 0 0 1 0 0 0 1 1 Responder 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 las 0 1 1 1 1 1 preguntas 1 1 1 C 0 0 1 1 1 1 1 1 1 1 1 9 0 1 1 y 1 1 0 10. 1 0 0 1 0 0 A 0 1 0 0 1 1 0 0 1 1 0 0 0 1 1

9. Dado el siguiente circuito Funcin simplificada empleando multiplexor que corre sponde a la Tabla de verdad es:

Diseo Digital para Ingeniera 189 V1 5V +V U1 74LS151 I7 I6 I5 I4 I3 I2 I1 I0 E S2 S1 S0 Y YN D 0V C 0V B 0V D1 LED1 U2A A 0V a. b. c. d. Y1 Y2 Y3 Y4 10. Dado el siguiente circuito Funcin simplificada empleando decodificador que co rresponde a la Tabla de verdad es: U1 74LS154 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 U2A E1 E0 U3B D1 LED1 U3A A 5V B 5V C 0V D 5V A3 A2 A1 A0 e. f. g. h. Y1 Y2 Y3 Y4 11. Los multivibradores monoastables son aquellos que: a. Generan un pulso pequeo de corta duracin cada vez que ocurre un cambio en su entrada b. Generan un tren de pulsos cada vez que ocurre un cambio en su entrada c. Generan un tren de puls os sin necesidad de que ocurra un cambio en su entrada, ya que se conecta una re d RC a esta. d. Genera un pulso pequeo de corta duracin sin necesidad de que ocurr a un cambio en su entrada, ya que se conecta una red RC a esta. 12. Los comparad ores de magnitud de un birt se pueden realizar utilizando: a. Compuertas EXOR b. Compuertas NEXOR

Diseo Digital para Ingeniera 190 c. Todas las anteriores. d. Ninguna de las anteriores. 13. Los Flipflops como el ementos de memoria que almacenan un bit se construyen a partir de: a. Compuertas AND y OR b. Compuertas NAND y NOR c. Todas las anteriores. d. Ninguna de las an teriores. 14. Los circuitos lgicos secuenciales se dividen bsicamente en dos grupo s: Los circuitos asincrnicos y los circuitos sincrnicos. Los primeros son: a. Aque llos que pueden cambiar los estados de sus salidas como resultado del cambio de los estados de las entradas. b. Aquellos que pueden cambiar el estado de sus sal idas en instantes de tiempo discretos bajo el control de una seal de reloj. c. To das las anteriores. d. Ninguna de las anteriores. 15. Los circuitos lgicos secuen ciales sincrnicos son: a. Aquellos que pueden cambiar los estados de sus salidas como resultado del cambio de los estados de las entradas. b. Aquellos que pueden cambiar el estado de sus salidas en instantes de tiempo discretos bajo el contr ol de una seal de reloj. c. Todas las anteriores. d. Ninguna de las anteriores. D ado el siguiente circuito responder las preguntas 16 y 17. L3 V4 5V V2 5V L1 L2 L4 U1A V1 0V S S Q _ Q R J CP K R Q _ Q J CP K U1B S J CP K R Q _ Q U2A S J CP K R Q _ Q U2B Clock U8A 16. El circuito lgico secuencial mostrado en la figura es: a. Contador ascendente asncrono reiniciable de 0 a 4. b. Contador ascendente asncrono reiniciable de 0 a 5. c. Contador ascendente asncrono reiniciable de 0 a 6. d. Contador ascendente asncrono reiniciable de 0 a 15. 17. Si deseamos obtener un contador descendente a l conectar las salidas Q (Q Negadas) obtendramos: a. Contador descendente asncrono reiniciable de 15 a 11. b. Contador descendente asncrono reiniciable de 15 a 10. c. Contador descendente asncrono reiniciable de 15 a 9.

Diseo Digital para Ingeniera 191 d. Contador descendente asncrono reiniciable de 15 a 0. Dado el siguiente circuit o responder las preguntas 18 y 19. L5 L6 L7 L8 U7A V5 5V V8 5V U4B S J CP K Q _ Q R U5A U6A U4A S J CP K R Q _ Q J CP K R S Q _ Q U3B S J CP K R Q _ Q U3A Clock V3 5V V6 5V 18. El circuito lgico secuencial sincrnico mostrado en la figura para que funcione correctamente debo: a. Conectar las entradas J y K a 5V. b. Conectar las entrad as J y K a GND. c. Conectar la entrada J a 5V y K a GND. d. Conectar la entrada J a GND y K a 5V. 19. Para configurar el contador de forma descendente debo: a. Cambiar la conexin de las compuertas AND a las entradas Q. b. Cambiar las compuert as AND por compuertas OR. c. Cambiar las compuertas AND por compuertas OR y cone ctarlas a las entradas Q. d. Ninguna de las anteriores. 20. Las memorias EEPROM s on aquellas que: a. Se programan Una nica vez y sus datos no se pueden eliminar. b. Se programan por el Fabricante y sus datos se pueden borrar bien sea elctricam ente o por luz ultravioleta, pero no se les puede regrabar datos. c. Se programa n por el Fabricante y sus datos se pueden borrar bien sea elctricamente o por luz ultravioleta, pero se les pueden regrabar datos. d. No se programan por el Fabr icante y sus datos se pueden borrar bien sea elctricamente o por luz ultravioleta , pero se les puede grabar y regrabar datos.

Diseo Digital para Ingeniera 192 ANEXO 2 Respuestas Evaluacin Diseo Electrnico Digita l 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 a a a a a a a a a a a a a a a a a a a a b b b b b b b b b b b b b b b b b b b b c c c c c c c c c c c c c c c c c c c c d d d d d d d d d d d d d d d d d d d d

Diseo Digital para Ingeniera 193 ANEXO 3. PROYECTO CONVERSION ANALOGA DIGITAL Objetivo General: Permitir que el estudiante pueda digitalizar seales fsicas utili zando los componentes adecuados de Electrnica Digital. El proyecto consiste en qu e el estudiante deber adquirir una seal anloga (temperatura) por medio de un conver sor Anlogo Digital ADC0804, visualizar su digitalizacin a travs de diodos Led e imp lementar un circuito que determinar el estado actual de la temperatura y dos (2) estados de alarma as: 1) Alarma A: Se activar cuando la temperatura este por debaj o de los 12 grados Centgrados 2) Alarma B: Se activar cuando la temperatura supere los 38 grados Centgrados. Preguntas: Cul es la resolucin del conversor anlogo digita l? Cuntas muestras por segundo puede tomar el ADC0804? Qu modificaciones realizara en el circuito para poder adquirir ms de una seal? Cules son las limitantes del sensor de temperatura? Qu puede decir de la linealidad del sensor? Elaborar informe que contenga: diagrama del circuito, respuestas a las preguntas anteriores, conclusi ones y posibles aplicaciones para dicho montaje.