Está en la página 1de 14

ESRUCTURA INTERNA DEL MICROCONTROLADOR ATMEGA 164P

El core (ncleo) AVR combina un conjunto de instrucciones RISC con 32 registros para uso de propsito general. Todos los 32 registros estn directamente relacionados con la Unidad Aritmtica Lgica (ALU), admitiendo dos registros independientes al ejecutarse una instruccin en un ciclo de mquina. El resultado de esta arquitectura es ms eficiente, se consigue un caudal de flujo y transferencia hasta diez veces ms rpido que microcontroladores CISC convencionales. El ATmega164P / 324P / 644P provee las siguientes caractersticas: 16/32 / 64K bytes en el sistema de Flash Programable con capacidad de lectura y escritura de 512B/1K/2K bytes en la EEPROM, 1/2/4K bytes en la SRAM, 32 pines de E/S para propsito general, 32 registros de propsito general, Contador en Tiempo real (RTC), tres Timer/Contadores flexibles con modo de Comparacin y PWM, 2 USARTs, un byte orientado a la Interfaz Serial de 2 hilos, 8 canales ADC de 10 bits con opcin de entrada Diferencial con ganancia programable, Watchdog Timer programable con oscilador interno, un Puerto serial SPI, Interfase de prueba JTAG, tambin usado para acceder al sistema On-chip Debug y seis modos de programacin seleccionable para ahorro de energa. El modo Idle detiene al CPU mientras permite a la SRAM, Timer/Contador, Puerto SPI y al sistema de interrupciones continuar funcionando.

El Modo Power-down guarda el contenido de los registros pero paraliza al oscilador, desactiva todas las otras funciones de chip hasta la prxima interrupcin o mediante reseteo por hardware. En el Modo Power-save, el reloj asincrnico contina corriendo, permitiendo tener actualizado al reloj mientras el resto de dispositivos estn descansando. El Modo de Reduccin del Ruido del ADC detiene al CPU y a todos los mdulos de E/S excepto al Reloj Asincrnico y al ADC, para minimizar el ruido durante la conversin. En el Modo Standby, el oscilador Cristal/Resonador est corriendo mientras el resto de dispositivos estn descansando. Estos permiten comenzar una rpida combinacin con el consumo de baja energa. En el Modo de Standby extendido, corre el Oscilador principal y el Reloj Asincrnico. Este elemento es hecho usando tecnologa de alta densidad de memoria no voltil de ATMEL. El chip interno ISP de la FLASH permite a la memoria de programa ser reprogramada a travs del puerto interno ISP mediante un programador convencional no voltil o mediante un programa interno en el dispositivo AVR. El programa de inicializacin puede usar cualquier interfaz para descargar el programa de aplicacin en la memoria flash. El programa en la seccin Flash Boot es actualizado mientras contina corriendo la seccin de aplicaciones de la Flash, proporcionando una escrituralectura verdadera de operacin. Para combinar un CPU RISC de 8 bits en un sistema de Flash Auto-programable en un chip monoltico, el ATmega164P/324P/644P es un poderoso microcontrolador que provee una alta flexibilidad y solucin de costos efectivos para cualquier aplicacin de control. Sistemas de Reloj y sus Distribuciones La Figura 8-1 presenta los principales sistemas de reloj en el AVR y su distribucin. Todos los relojes no necesitan ser activados a un tiempo dado. Para reducir el consumo de energa, los relojes de los mdulos no empiezan a ser usados cuando estn detenidos por uso de diferentes modos sleep, como se describe en Power Management and Sleep Modes en la pgina 42 del datasheet. Los sistemas de relojes se describen a continuacin en la figura 8-1.

ARQUITECTURA ATMEGA164P

INTERNA

DE

CPU

DEL

MICROCONTROLADOR

Reset del JTAG. El MCU es reseteado si existe un uno lgico en el registro del Reset:

Watchdog Timer: Contador desde un Oscilador dentro del chip 3 Modos de Operacin Interrupciones Reinicio del Sistema Reinicio de Interrupciones y del sistema Periodo del Time-out seleccionable desde 16ms to 8s Possible Hardware fuse Watchdog always on (WDTON) for fail-safe mode

Vista Global: El ATmega164P/324P/644P tiene un Watchdog timer mejorado (WDT). El WDT es un contador de ciclos de tiempos de un oscilador separador en el chip de 128Khz. El WDT produce una interrupcin o un reset al sistema cuando el contador alcanza el valor dado en el time/out. En el modo de operacin normal, esto requiere que el sistema use la instruccin

WDR / Watchdog Timer Reset/ para reiniciar al contador antes de que alcance el valor del time/out. Si el sistema no reinicia el contador, se producir una interrupcin o se reiniciara el sistema.

Prticos como E/S Generales Analgicas: Los prticos son E/S bi-direccionales con pull-up internas opcionales. La siguiente figura muestra la descripcin de funcionamiento de un pin de E/S, generalmente llamado Pxn:

Diagrama de Bloques Timer/Contador 0 8-bits:

Diagrama de bloque Timer/Contador1 16 bits:

Diagrama en bloque del Timer/Counter2 de 8bits:

USART1 y USART0: El ATmega164P/324P/644P tiene dos USARTs, USART0 y USART1. La funcionalidad para todos los USARTs es descrito a continuacin, la mayora de registros y bits de referencia en esta seccin son escritas en forma general. La letra minscula n reemplaza el nmero USART.

Diagrama de Bloques, Generacin Lgica de Reloj:

Descripcin de la Seal: txclk Reloj de Transmisin (Seal Interna). rxclk Reloj Receptor (Seal Interna).

xcki Entrada desde el pin XCK (Seal Interna). Usada para operacin Esclavo sincrnica. xcko Salida desde el pin XCK (Seal Interna). Usada para operacin Maestro sincrnica. fOSC Frecuencia del pin XTAL (Sistema de Reloj). Modulo TWI:

TWAM: Mascara de Direcciones del TWI:

Comparador Analgico AC: El Comparador Analgico comparara el valor de las entradas en el pin positivo AIN0 y pin negativo AIN1. Cuando el voltaje en el pin positivo AIN0 es ms alto que el voltaje en el pin negativo AIN1, la salida del Comparador Analgico, ACO, es habilitada. La salida del comparador seria puesta para disparar el Timer/contador1 en funcin de captura de Entrada. Adicionalmente, el comparador puede disparar una interrupcin separada, exclusiva al comparador Analgico. El usuario puede seleccionar el disparo de la interrupcin en a la salida del comparador (subida, bajada, invertida). El diagrama de bloques del comparador es mostrado en la figura.

ADC CONVERSOR ANLOGO A DIGITAL: Especificaciones: Resolucin de 10-bits Integrador no Lineal 0.5 LSB Presicin Absoluta 2 LSB Tiempo de Conversin 13 - 260s Mxima Resolucin por encima de 15 KSPS 8 Canales Multiplexados Simples de Salida Modo Diferencial con Ganancia Seleccionable: X1, X10 o X200 Ajuste opcional Izquierdo para lectura de salida del ADC Rango de Voltaje de Entrada del ADC: 0 - VCC Rango de Voltaje Diferencial del ADC: 2.7 - VCC Voltaje de Referencia Seleccionable ADC: 2.5V o 1.1V Modo de Simple Conversin (Free Running) Inicio de Conversin ADC por Auto-disparo o Fuente de Interrupcin Activacin de Interrupcin al finalizar la Conversin ADC En Modo Sleep se cancela el ruido

Nota1. Los canales de entada diferencial no son probados para dispositivos de paquetes P DIP P. Este elemento esta garantizado para trabajar con dispositivos de paquetes TQFP y QFN/MLF.

TEST ACCESS PORT: La interfase JTAG es accedida a travs de cuatro pines del AVR. En la terminologa JTAG, estos pines constituyen el Test Access Port-TAP. Estos pines son: TMS: Test mode select. Este pin es usado para la navegacin a travs del estado de mquina del controlador TAP. TCK: Test Clock. Operacin JTAG es sincronizada con TCK. TDI: Test Data In. Entrada de Datos serial a ser desplazada en el Registro de Instrucciones o Registro de Datos (Scan Chains). TDO: Test Data Out. Salida de Datos Serial desde el Registro de Instrucciones o Registro de Datos. El IEEE std. 1149.1 tambin especifica una seal opcional TAP; TRST Test ReSeT lo cual no esta provisto.

Cuando el Fusible JTAGEN no es programado, estos cuatro pines TAP son pines de protico, y el controlador TAP est en Reset. Cuando es programado, las seales de entrada TAP son pulled high internas y el JTAG es habilitado por Boundary-scan y programandolo. El dispositivo es desplazado con los fusibles programados. Para el On-chip Debug system, adicionalmente los pines de interfase JTAG, el pin RESET es monitoreado por el depurador que es capaza de detectar fuentes de reset externas. El depurador puede tambin pull low al pin a reset al sistema entero, asumiendo solo colector abierto en la lnea reset son usados en la aplicacin.

Registro Reset: El Registro Reset es un Registro de Datos de Prueba usado para restablecer la parte. Desde los pines del Prtico de 3-estados cuando es reseteado, el Registro Reset puede tambin reemplazar la funcin de la opcin no implementada de la instruccin HIGHZ en el JTAG. Un valor en alto del Registro Reset corresponde a pulling the external Reset low.

Escaneando Pines de los Prticos Digitales: Muestra la clula del Boundary-scan para pin de prticos bidireccionales. La funcin pull-up es deshabilitada durante Boundary-scan cuando el JTAG IC contiene EXTEST o SAMPLE_PRELOAD. La clula consiste de pines bi-direccionales combinando las tres seales del Control de Salida OCxn, Datos de Salida ODxn, y Datos de Entrada IDxn, en solo dos fases del Registro de Desplazamiento.

También podría gustarte