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  • 1.1.1 SISTEMAS NUMERICOS
  • 1.1.3 COMPLEMENTOS:
  • 1.1.4 OPERACIONES BINARIAS
  • 1.2.4 Axiomas de Boole
  • 1.2.6.2 MAPAS DE KARNAUGH.- Método tabular para simplificar funciones Booleanas
  • 1.2.6.3 Quine - Mc Cluskey.- Método tabular para simplificar funciones Booleanas
  • 2.1 CIRCUITOS COMBINACIONALES
  • 2.2 COMPUERTAS LOGICAS
  • 2.3 DISEÑO DE UN MEDIO SUMADOR BINARIO
  • 2.4 MEDIO RESTADOR BINARIO
  • 2.5 SUMADOR BINARIO DE 4 BITS
  • 2.6 SUMADOR BCD
  • 2.7 DETECTOR DE PARIDAD
  • 2.8 FAMILIAS LOGICAS
  • 2.9 TIPOS DE LÓGICA
  • 2.10 CIRCUITOS DE TRES ESTADOS
  • 2.11 CODIGOS
  • 2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEÑO)
  • 2.13 DECODIFICADOR BINARIO A BCD (DISEÑO)
  • 2.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEÑO)
  • 2.15 DECODIFICADOR BINARIO A DECIMAL (DISEÑO)
  • 2.16 DECODIFICADOR BINARIO A GRAY:
  • 2.17 DECODIFICADOR BINARIO A HEXADECIMAL (DISEÑO)
  • 2.18 MULTIPLEXORES
  • 2.19 DEMULTIPLEXORES
  • 2.20 COMPARADOR DE MAGNITUD DE DOS BITS
  • 3.1 FLIP - FLOP's
  • 3.2 TABLA DE FUNCION COMPARATIVA DE ESTADOS
  • 4º Conteo

INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

INSTITUTO TECNOLÓGICO DE CELAYA
INSTITUTO TECNOLÓGICO DE MÉRIDA SISTEMAS DIGITALES I

I.- INTRODUCCION 1.1.- Sistemas Numéricos 1.1.1 Sistemas Numéricos 1.1.2 Conversión de Sistemas Numéricos 1.1.3 Complementos 1.1.4 Operaciones Binarias 1.2.- Álgebra Booleana 1.2.1 Multiplicación Lógica 1.2.2 Suma Lógica 1.2.3 Negación 1.2.4 Axiomas de Boole 1.2.5 Tablas de Verdad 1.2.6 Simplificación de Funciones Booleanas 1.2.6.1 Por Teoremas y Axiomas 1.2.6.2 Por Mapas de Karnaugh 1.2.6.3 Quine McClusquey Method II.- CIRCUITOS COMBINACIONALES 2.1 Circuitos Combinacionales 2.2 Compuertas Lógicas 2.3 1/2 Y Sumador Completo 2.4 1/2 Y Restador Completo 2.5 Sumador Binario de 4 Bits 2.6 Sumador BCD 2.7 Detector de Paridad 2.8 Familias Lógicas 2.8.1 Clasificación 2.8.2 Características 2.8.3 Circuitos Típicos 2.9 Tipos de Lógica 2.9.1 Positiva 2.9.2 Negativa 2.9.3 Mixta 2.10 Circuitos de Tres Estados 2.11 Códigos 2.12 Decodificador Binario a Binario Exceso 3 (Diseño) 2.13 Decodificador Binario a BCD (Diseño)
Ing. Anselmo Ramírez González mcfs y vuo 1

INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

2.14 Decodificador BCD a 7 Segmentos (Diseño) 2.15 Decodificador Binario a Decimal (Diseño) 2.16 Decodificador Binario a Gray (Diseño) 2.17 Decodificador Binario a Hexadecimal (Diseño) 2.18 Multiplexores 2.19 Demultiplexores 2.20 Comparador de Magnitud (Diseño)

III.- CIRCUITOS SECUENCIALES 3.1 Flip-Flop's 3.2 Tablas de Función 3.3 Tablas Comparativas de Estados 3.4 Cartas de Tiempo 3.5 Circuito Cronizador 3.6 Generador de Pulsos TTL 3.7 Contador Asíncrono 3.7.1 Ascendente 3.7.2 Descendente 3.8 Contador Síncrono 3.8.1 Funcionamiento 3.8.2 Diseño 3.9 Contadores Integrados 3.9.1 Comprensión 3.9.2 Aplicaciones 3.10 Registros de Corrimiento IV MEMORIAS V PLD´s VI CONVERTIDORES

OBJETIVO Al término del curso, el estudiante será capaz de comprender, diseñar, implementar y dar mantenimiento a Circuitos Electrónicos Combinacionales y Secuenciales.

Ing. Anselmo Ramírez González mcfs y vuo

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INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

BIBLIOGRAFIA 1.- DIGITAL CIRCUITS AND LOGIC DESIGN Lee Samuel C.; Prentice Hall 2.- Análisis y Diseño de Circuitos Lógicos Digitales Nagle Troy H. ; Prentice Hall 3.- LOGICA DIGITAL Y DISEÑO DE COMPUTADORAS Morris Mano; Prentice Hall 4.- DISEÑO DE SISTEMAS DIGITALES Y MICROPROCESADORES Hayes John P. ; Mc. Graw Hill 5.- THE TTL DATABOOK FOR DESIGN ENGINEERS Texas Instruments Incorporated 6.- PRINCIPIOS DIGITALES Thokein ; Serie Schaum, Mc. Graw Hill 7.- SISTEMAS ELECTRONICOS DIGITALES Mandado Enrique; Marcombo 8.- INTRODUCCION A LA TECNOLOGIA DIGITAL Porat & Barna; Limusa 9.- DISEÑO DIGITAL Principios y Prácticas John F. Wakerly; Prentice Hall 10.- FUNDAMENTOS DE SISTEMAS DIGITALES Floyd T. L. ; Prentice Hall 11.- Electronic Work-Bench (Interactive Image Technologies LTD) 12.- PSpice (MicroSim Corporation) 13.- PAGINA: http://www.itc.mx/academias/electronica/anselmo/anselmo.html

Anselmo Ramírez González Ing. Ind. en Electrónica I.T. de San Luis Potosí

Ing. Anselmo Ramírez González mcfs y vuo

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16 V. 16 V. Anselmo Ramírez González mcfs y vuo 4 .INGENIERÍA ELECTRÓNICA. el estudiante será capaz de comprender.5 V. tamaño 2A Naranja-Negro⇒ C' negación d C Amarillo⇒ D variable (MSB) Amarillo.Azul⇒ D' Negación D OBJETIVO Al término del curso. Blanco⇒ A variable (LSB) 1 CAPACITOR ELECTROLITICO DE 1 µF. SISTEMAS DIGITALES I LISTA DE MATERIAL 1 CIRCUITOS INTEGRADOS SN7400N (COMPUERTAS NAND DE 2 ENTRADAS) 1 " " SN7402N ( " NOR DE 2 ENTRADAS) 1 " " SN7404N ( " NOT) 5 " " SN7408N ( " AND DE 2 ENTRADAS) 5 " " SN7432N ( " OR DE 2 ENTRADAS) 4 " " SN7448N (DECODIFICADOR BCD A 7 SEGMENTOS) 2 " " SN7476N (FLIP-FLOP J-K CON CLEAR) 2 " " SN7483N o 283 (SUMADOR BINARIO DE 4 Bit's) 1 " " SN7485N (COMPARADOR DE MAGNITUD 4 Bits) 1 " " SN7486N (COMPUERTA OR-EX DE 2 ENTRADAS) 4 " " SN74153N (MULTIPLEXOR 4-1) 2 " " SN74190N (CONTADOR BCD) 2 " " SN74192N (CONTADOR BCD CON CLEAR) 1 " " SN74194N (REGISTRO DE CORRIMIENTO) 1 " " SN74193N (CONTADOR BINARIO DE 4 BIT'S) 1 “ “ SN74181N (UNIDAD LOGICA ARITMETICA) 2 " " NE555 (CRONIZADOR) 2 DISPLAY DE 2 DIGITOS C/U (CATODO COMUN) Color de los Alambres Telefónicos 3 TABLILLA PROJEC-BOARD B&H MODELO GL-12 15 LED'S Rojo VCC ⇒ 12 RESISTENCIAS DE 220Ω . 1/2 W. 1/2 W. Ing. diseñar. Negro ⇒ GND 1 RESISTENCIA DE 1 KΩ. Blanco-Azul⇒A' negación de A 1 PINZAS DE PUNTA Azul ⇒ B variable 1 PINZAS DE CORTE Azul-Negro⇒ B' negación de B Naranja⇒ C Variable 1 Porta-Pilas. implementar y dar mantenimiento a Circuitos Electrónicos Combinacionales y Secuenciales. tres de 1. Rojo-Azul ⇒ "1" uno lógico 1 PRESET DE 100 KΩ Gris ⇒ "0" cero lógico 1 CAPACITOR ELECTROLITICO DE 10 µF.

...Multiplexor 4-1 con Circuito Integrado.Comparador de magnitud de 2 bits III.. Practica 16. Practica 17.Contadores con Circuitos Integrados..Multiplexor 4-1 usando Compuertas Lógicas.. Practica 15. Practica 11 Decodificador BCD a 7 segmentos. Practica 12 Decodificador BCD a 7 segmentos utilizando CI IV.-CONTADORES. de Digitales 1 Software Cupl para programación de PLD 1 Software Electronics WorkBench 1 Software Pspice Licencias para RED Ing.. Practica 4. SISTEMAS DIGITALES I PRACTICAS I..DECODIFICADORES Practica 9. Practica 14.Decodificador Binario a Binario Exceso 3.Compuertas Lógicas usando Circuitos Integrados.. II.Sumador en BCD. Practica 18...Medio y Restador Completo...MULTIPLEXORES.INGENIERÍA ELECTRÓNICA. Practica 19.Decodificador Binario a BCD.SUMADORES Practica 2. Anselmo Ramírez González mcfs y vuo 5 . Practica 21.Contador síncrono utilizando Flip-Flop's..Contador de cuatro secuencias Practica 20.ALU V. Practica 13..COMPUERTAS LOGICAS Practica 1. Practica 10..Flip-Flop y Circuito Cronizador. Practica 6..Cronómetro LISTA DE EQUIPO: 1 Fuente de alimentación 5V.Medio y Sumador Completo.A+B de 2 bits Practica 7...Cuadrado de X Practica 5..A-B de 2 bits con signo Practica 8. Practica 3.Contador Asíncrono Up/Douwn con Flip-Flop's.. 2A 1 Punta lógica de prueba 1 Multímetro Por Equipo de Trabajo (20) Programador de PLD c/software Terminal ó PC Analizador Lógico 5 Para el Lab..

Estas aplicaciones. no electrónico. 8. C. 4.1 SISTEMAS NUMERICOS. La Electrónica Digital moderna comenzó en 1946 con un computador digital electrónico llamado ENIAC. E. que fue fabricado con válvulas de vacío. 1999 (0. la tecnología digital tiene aplicación en una amplia variedad de áreas de los computadores. El sistema de numeración binario y los códigos digitales son fundamentales para la electrónica digital. de radar. 7. 3. sistemas militares. 1. El primer computador digital funcional fue construido en 1944 en la Universidad de Harvard.INGENIERÍA ELECTRÓNICA. el código de exceso-3 y el ASCII. 5. 1). 2. INTRODUCCION. control de procesos industriales y electrónica de consumo. 3. instrumentación medica. 7). 4. ENIAC no tenia ni siquiera la potencia que puede tener hoy en día una calculadora de bolsillo. 9. usan todos ellos técnicas digitales. Él termino Digital se deriva de la forma en que los computadores realizan las operaciones: contando dígitos. 5. 1. • • • • Binario Octal Decimal Hexadecimal base 2 base 8 base 10 base 16 (0.1. El concepto de computador digital sé remonta a Charles Babbage. Hoy en día. 8. BCD). 7418 (0. 6. F). Anselmo Ramírez González mcfs y vuo 6 . y se introduce el método de paridad para la detención de errores en el código. 1. La tecnología digital ha progresado desde los circuitos de válvulas de vacío hasta los circuitos integrados y los microprocesadores. D. 5. sistemas de navegación . 3. Durante muchos años. quien desarrolla un basto dispositivo de computación mecánico hacia 1830. SISTEMAS DIGITALES I I . 2. 6. 1. 4. B. como son los sistemas telefónicos. el código Gray. 2. Este tema esta enfocado principalmente al sistema de numeración binario y sus relaciones con otros sistemas de numeración tales como el decimal. BEBEH Ing. las aplicaciones de electrónica digital se limitaron a sistema de computador. Se cubren las operaciones aritméticas con números binarios con el fin de proporcionar una base para entender como trabajan los computadores y muchos otros tipos de sistemas digitales. 10102 (0. Aunque ocupaba una habitación entera. 1. 9). hexadecimal y Octal. A.1 SISTEMAS NUMERICOS. También cubren códigos digitales tales como el código decimal binario (Binary Coded Decimal. 6. pero en lo electromecánico. 7.

05078 • 10.0 • Ing. • 10 → 10102 Por división sucesiva: 10 0 5 1 2 0 1 1 16F. SISTEMAS DIGITALES I NOTACION POSICIONAL N = ( an-1 an-2 .5 →1010. a1 a0 ..102 10 5 2 1 0 1 0 1 0.INGENIERÍA ELECTRÓNICA.. HEXADECIMAL.. Anselmo Ramírez González mcfs y vuo 7 .5*2 = 1.0DH→ ________10 13*16-2+15*160+6*161+1*162= 367. N= i=−m ∑a r i n −1 i ai → Dígito entero i cuando n − 1 ≥ i ≥ 0 ai → Dígito fraccionario i cuando − 1 ≥ i ≥ −m CONVERSIONES DE SISTEMA DECIMAL A BINARIO. r n m an-1 a-m → → → → → → Punto que separa enteros de fracciones Base Número de dígitos enteros a la izquierda del punto Número de dígitos fraccionarios Dígito más significativo (MSD) Dígito menos significativo (LSD) NOTACION POLINOMIAL.0 0*2 = 0. a-1 a-2 . a-m)r ..

98 (b) 0.5→_____________10 5*8-1+1*80+2*81+7*82 = 465. (a) 0.111 (d) 1111000.5 • 2BB.101 (e) 1011100.112→_________10 1*2 +1*2 +1*2 +1*2 +1*2 +1*2 = 15.11111 3.11 (b) 101010.012→ ________10 1*2-2+0*2-1+1*20+1*22+1*23 = 13.625 • 1010.10101 (f) 1110001. Anselmo Ramírez González mcfs y vuo 8 .246 (c) 0.AH→__________10 10*16-1+11*160+11*161+2*162 = 699.0981 5.078→ _________10 7*8-2+1*80+2*81+6*82 = 401.109375 • 1101.12→___________10 1*2-1+0*20+1*21+0*22+1*23 = 10.0001 (g) 1011010.01 (c) 1000001.9028 7. Convertir a binario cada uno de los números decimales indicados utilizando la división sucesiva por 2: (a) 15 (b) 21 (c) 28 (d) 34 (e) 40 (f) 59 (g) 65 (h) 73 6.1.625 • 1111. Convertir en binario cada uno de los números fraccionarios indicados: (a) 0.347 (c) 0.2 CONVERSIONES DE SISTEMAS NUMERICOS: • 10102 → ____________10 0*20 + 1*21 + 0*22 + 1*23 = 10 EJERCICIOS: 1.25 Ing. Convertir a binario cada uno de los números decimales fraccionarios indicados utilizando la multiplicación sucesiva por 2. Convertir a decimal los siguientes números binarios: (a) 110011. Convertir a binario cada uno de los números decimales: (a) 10 (b) 17 (c) 24 (d) 48 (e) 61 (f) 93 (g) 125 (h) 186 4.75 -2 -1 0 1 2 3 • 621. Convertir a decimal los siguientes números binarios: (a) 1110 (b) 1010 (c) 11100 (d)10000 (e)10101 (f) 11101 (g) 10111 (h) 11111 • 7218 → ____________10 1*80 + 2*81 + 7*82 = 465 • 3A1H → ____________10 1*160 + 10*161 + 3*162 = 929 • 43215 → ____________10 1*50 + 2*51 + 3*52 + 4*53 = 586 • 32134 → ____________10 3*40 + 1*41 + 2*42 + 3*43 = 231 • 721.32 (b) 0. SISTEMAS DIGITALES I 1. Convertir a decimal los siguientes números binarios: (a) 11 (b) 100 (c) 111 (d) 1000 (e) 1001 (f) 1100 (g) 1011 (h) 1111 2.INGENIERÍA ELECTRÓNICA. Generar la secuencia binaria para las secuencias decimales: (a) de 0 a 7 (b) de 8 a 15 (c) de 16 a 31 (d) de 32 a 63 (e) de 64 a 75 8.1010 (h) 1111111.

80 0.48 0.INGENIERÍA ELECTRÓNICA.20*2= 0.56*2 = 1.12 0.50*2 = 1.112 * * 13 → 11012 → D16 → 158 99.40*2= 0.40 0.11100112 134.05 → 100000.75 → 10000110.112 ∙ 32.05*2= 0.96*2 = 1.00 • 80 → 50H 80 0 5 5 EJEMPLOS: • • • • • • • 6 →01102 32.96 0.75*2 = 1.24 0.112 134 67 33 16 8 4 2 1 0 1 1 0 0 0 0 1 • 80 → 1208 80 0 10 2 1 1 0.48*2 = 0.1100012 16 8 4 2 1 0 0 0 0 1 0.11100112 30A.9 → 1100011.000011002 134.56 0.60*2= 1.9 → 1100011. Anselmo Ramírez González mcfs y vuo 9 .80*2= 1. SISTEMAS DIGITALES I • 23 →101112 23 11 5 2 1 1 1 1 0 1 • 32.20 0.50 0.78*2 = 1.10*2= 0.75 → 10000110.78 → 10000.92 • 134.000010112 111 111 1012 → 1FDH 2738 → BBH 6 →01102 ∙ 13 → 11012 → D16 → 158 ∙ ∙ 99.0BH → 001100001010.20 • 89 → 10110012 89 44 22 11 5 2 1 1 0 0 1 1 0 1 • 16.75 → 10000110.05 → 100000.10 0.05 → 100000.60 0.0000112 32 16 8 4 2 1 0 0 0 0 0 1 0.000011002 Ing.24*2 = 0.12*2 = 0.

INGENIERÍA ELECTRÓNICA.25*8=2.CH 32 0 2 2 0.25 → 20.28*16=4.25 → 111011001.50*2= 1.00 • 75.30248 75 3 9 1 1 1 0.38*8=3.68 32 0 4 4 0. Anselmo Ramírez González mcfs y vuo 10 .32 0.75 → 20.04*8=0.00 Tabla Binario-Octal de tres bits BINARIO 000 001 010 011 100 101 110 111 OCTAL 0 1 2 3 4 5 6 7 Tabla Binario-Hexadecimal para 4 bits BINARIO 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 HEXADECIMAL 0 1 2 3 4 5 6 7 8 9 A B C D E F Ing.48 0.56*8=4.48 • 16. SISTEMAS DIGITALES I • 473.25*16=4.28 16 0 2 2 0.75*16=12.00 • 32.75 → 40.38*16=6.25 → 10.38 → 113.32*8=2.4H 16 0 1 1 0.614H 75 B 4 4 0.28 0.04 0.25*2= 0.0102 473 236 118 59 29 14 7 3 1 1 0 0 1 1 0 1 1 1 • 75.08 0.50 0.38 → 4B.00 • 32.08*16=1.56 0.75*8=6.00 • 16.

12 → = 24 – 1010. Anselmo Ramírez González mcfs y vuo 11 .3 COMPLEMENTOS: • • complemento r → r n − N complemento r − 1 → r n − r − m − N DECIMAL 10 9 BINARIO 2 1 OCTAL 8 7 COMPLEMENTO r COMPLEMENTO r-1 EJEMPLOS: • Obtenga el complemento a 10 ( r ) de 1998 rn − N r → Base n → Numero de dígitos enteros N → Cantidad 104 – 1998 = 10000 – 1998 = 8002 • Complemento de 8002 104 – 8002 = 1998 OBTENCION DEL COMPLEMENTO A 2 DE: • 11012 r 112 → 1011102 r 100102 → = 24 – 11012 = 00112 = 26 – 10110 = 100102 = 16 – 13 = 3 = 64 – 46 = 18 ∙ 10002 r 10002 → = 24 – 1000 = 10002 = 16 – 8 = 8 ∙ 1010.1 = 16 – 10.5 = 5.1 = 0101. SISTEMAS DIGITALES I 1.5 • 10102 r 1102 → = 24 – 1010 = 1102 = 16 – 10 = 6 Ing.INGENIERÍA ELECTRÓNICA.1 r 0101.1.

Ing. el primero se deja igual y a partir de ahí los demás cambian de cero a uno y de uno a cero. Determinar el complemento a 1 de los siguientes números binarios. Realizar las siguientes restas utilizando el complemento a 2.01110111 • → 1011101 1011101  .INGENIERÍA ELECTRÓNICA.12 → 0101. Y que la suma es la diferencia. • → 10112 r 01012 ∙ 101002 r 0110002 → ∙ 11112 r 00012 → COMPLEMENTO A 1: Cambiar ceros por unos y unos por ceros. • → 1010  1010 -101 r 1011 + → 0101 1 0101 El uno indica que el resultado de la resta es positivo. SISTEMAS DIGITALES I Dirigirse al bit menos significativo y fijarse si es cero o si es uno. r n − r −m − N r −1 10102 → 01012 = 24 – 20 – 1010 = 101 = 16 –1 –10 = 5 EJERCICIOS: 1.11101000 110 . Anselmo Ramírez González mcfs y vuo 12 .1100110 r → 0011010 + → 0001001 .00010000 01100101 .0001001 0 1110111 r El cero indica que el resultado de la resta es negativo. 3. (a) (b) (c) (d) 00110011 . Determinar el complemento a 2 de los siguientes números binarios. si es cero no cambia pero si es uno. (a) 101 (b) 110 (c) 1010 (d) 11010111 (e) 1110101 (f) 00001 (g) 10111001 (h) 11010 (i) 10111 (j) 001101 2.010 00110010 . Y a la suma obtener su complemento a dos para que funcione como diferencia. (a) 10 (d) 1101 (g) 10110000 (j) 10111 (b) 111 (c) 1001 (e) 1110 (f) 10011 (h) 00111101(i) 11001000 (k) 11111 (l) 010001 • • r −1 10112 → 01002 r −1 1010.02 RESTA BINARIA CON COMPLEMENTOS.

INGENIERÍA ELECTRÓNICA. • → 1011101 1011101  r −1 -1100110 → 0011001 + r −1 -0001001 01110110 → 0001001 → 10111 10111  r −1 .01111 → 10000 + 1000 1 00111 1+ 1000 • 1. Anselmo Ramírez González mcfs y vuo 13 . SUMA BINARIA: A +B C S → 1er termino → 2o termino Suma Carry (acarreo) EJEMPLOS: A 0 0 1 1 B C S 0 0 0 1 0 1 0 0 1 1 1 0 • 100 +11 111 1111 + 101 1011 11111 ∙ 101 + 11 1000 11111 1111 + 111 110101 ∙ 1011 + 111 10010 • ∙ ∙ 1011 10000 + 11010 110101 RESTA BINARIA: A -B β D Minuendo Sustraendo Diferencia Borrow A 0 0 1 1 B 0 1 0 1 β 0 1 0 0 D 0 1 1 0 Ing.1. SISTEMAS DIGITALES I RESTA BINARIA CON COMPLEMENTO A UNO.4 OPERACIONES BINARIAS.

Anselmo Ramírez González mcfs y vuo 14 . Realizar la sustracción directa de los siguientes números binarios: (a) 11-1 (b) 101-100 (c) 110-101 (d) 1110-11 (e) 1100-1001 (f) 11010-10111 (g) 110-010 (h) 101-011 (i) 11-01 (j) 1101-0100 (k) 1001-0111 3. A B P  → primer factor  → segundo factor A 0 0 1 1 B 0 1 0 1 P 0 0 0 1 EJERCICIOS: 1. C A B R • 1001.1100110 11110111 MULTIPLICACION BINARIA.INGENIERÍA ELECTRÓNICA. Realizar las siguientes multiplicaciones binarias: (a) 11x11 (b) 100x10 (c) 111x101 (d) 1001x110 (e) 1101x1101(f) 1110x1101 (g) 110x111 4.101 0101 ∙ 1011101 . Dividir los números binarios siguientes: (a) 100 ÷ 10 (b) 1001 ÷ 11 (c) 1100 ÷ 100 (d) 1100 ÷ 011 (e) 110 ÷ 11 (f) 110 ÷ 10 DIVISION BINARIA.1 11 11101 11 0101 11 100 11 11 11 0 Ing. SISTEMAS DIGITALES I EJEMPLOS: ∙ 111 . Sumar los números binarios: • 1010 * 11 1010 1010 11110 ∙ 110111 * 101 110111 000000 110111 100010011 (a) 11+01 (b) 10+10 (c) 01+11 (d) 111+110 (e) 1001+101(f) 1101+1011 (g) 11010+01111 (h) 11+11 (i) 100+10 (j) 111+11 (k) 110+100 (l) 1101+1010 (m) 10111+01101 2.11 100 ∙ 1010 .

.. ' . Anselmo Ramírez González mcfs y vuo 15 .•.. SISTEMAS DIGITALES I 1.. X 2 . 1.+.1} * + multiplicación lógica (AND) suma lógica (OR) ' B negación (NOT) conjunto de variables Booleanas..•))' = Teoremas de Expansión a) b) ' ' f X 1' .2. y cuyos elementos son 0 y 1. X 2 . En resumen: {B. X n ) [ ] Ing.INGENIERÍA ELECTRÓNICA.2 ALGEBRA BOOLEANA Es un conjunto de variables Booleanas. X n )] X 1' + f (1..... X n .... X n . ' ). X n ) + X 1' • f (0.. X 2 .0. las cuales pueden operarse con suma lógica.. X 2 .•... + X n )' = X 1' • X 2' • . • X n )' = X 1' + X 2' + .. X n ) = [X 1 + f (0..... • X n' ( X 1 • X 2 • .... X 2 . X n ) f ( X 1 .4 Axiomas de Boole No.........+ ( ) f ( X 1 ....... X 2 ... A1 A2 A3 A4 A5 A6 A7 Nombre Idempotencia Conmutativa Asociativa Absortiva Distributiva Elemento Nulo Complemento Multiplicación X•X=X X • Y = Y•X X • (Y • Z) = (X • Y) • Z X • (X + Y) = X X • (Y + Z) = X • Y + X • Z X•1=X X • X' = 0 Suma X+X=X X+Y=Y+X X + (Y + Z) = (X + Y) + Z X + (X • Y) = X X + (Y • Z) = (X + Y) • (X + Z) X+0=X X + X'= 1 Teoremas de Demorgan a) b) ( X 1 + X 2 + ..•... X 2 .... X n ) = X 1 • f (1.. producto lógico o negación( +....+. + X n' Teorema de Shannon ( f ( X 1 .. X 2 ..

1 DEMOSTRACION DE AXIOMAS.2.INGENIERÍA ELECTRÓNICA.2. Anselmo Ramírez González mcfs y vuo . X*X=X X+X=X Suma lógica Usando una tabla de verdad: X X+X X X*X 0 0 0 0*0=0 1 1 1 1*1=1 X Y 0 0 0 1 1 0 1 1 X+(X*Y)=X X+Y X*Y 0 0 0 1 0 1 1 1 X+(X*Y) 0 0 1 1 X 0 0 1 1 Y 0 1 0 1 X*(X+Y) = X X+Y X * ( X+Y ) 0 0 0 1 1 1 1 1 X*1=X X 1 X 0 1 0 1 1 1 X 0 1 X * X' = 0 X + X' = 1 X` X * X` X + X` 1 0 1 0 0 1 00 01 02 03 04 05 06 07 X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 X*Y 0 0 0 0 0 0 1 1 Y*Z 0 0 0 1 0 0 0 1 X*(Y*Z) 0 0 0 0 0 0 0 1 ( X*Y)*Z 0 0 0 0 0 0 0 1 16 Ing.6. SISTEMAS DIGITALES I 1.6 SIMPLIFICACION DE FUNCIONES BOOLEANAS: 1.

SISTEMAS DIGITALES I EJERCICIOS: 1. B. A'BC + AC d. D) = Σ (3. F(A. y. Simplifique las siguientes funciones Booleanas por medio de mapas de tres variables. 4. z) = Σ (3. 7. 7) c. 5. 2. Determine por medio de una tabla de verdad la validez del teorema de DeMorgan para tres variables: (ABC)' = A' + B' + C'. 8. A + AB b. C. F(A. 7) b. 2. F(x. 3. Anselmo Ramírez González mcfs y vuo 17 . B. B. 15) c. (A + B)' (A' + B')' = 0 b. (BC' + A'D) (AB' + CD') 3. F(A. AB + A(CD + CD') f. D) = Σ (0. 10. 11. 5. A'B + ABC' + ABC e. C. A + A'B + A'B' = 1 4. a. F(A. AB + AB' c. 7) d. Simplifique las siguientes funciones Booleanas por medio de mapas de cuatro variables. y. D) = Σ (0. F(x. B. C) = Σ (0. 15) d. F(A.INGENIERÍA ELECTRÓNICA. 6. 5. a. 13. F(x. 2. Simplifique las siguientes expresiones usando álgebra Booleana. 15) b. C. D) = Σ (4. Siguiendo el teorema de DeMorgan. a. 6. 11. 6) 5. 7. 7. 1. 6. B. 13. 15) Ing. 3. y. 2. 7. 6. 14. 4. C. 5. 2. 4. z) = Σ (1. 1. muestre que: a. z) = Σ (0.

Por otro lado. D f (A) D' D D' 0 D 1 D' 0 D D 1 Para 2 variable. A) E B'A' D'C' D'C DC DC' B'A BA BA' 00 01 11 10 00 0 4 12 8 01 1 5 13 9 E' 11 3 7 15 11 10 2 6 14 10 00 16 20 28 24 01 17 21 29 25 11 19 23 31 27 E 10 18 22 30 26 Ing. SISTEMAS DIGITALES I 1.INGENIERÍA ELECTRÓNICA. A) BA BA' C' C B'A' 000 100 B'A 001 101 BA 011 111 BA' 010 110 0 1 00 0 4 01 1 5 11 3 7 10 2 6 Para 4 variables. Como hemos visto. genera las expresiones suma de productos y producto de sumas más simples posibles. el mapa de Karnaugh es básicamente una "receta" para la simplificación. C. En vez de estar organizada en filas y columnas como una tabla de verdad. Para una variable.2. B'A' D'C' D'C DC DC' B'A f (D. A) BA BA' D'C' D'C DC DC' B'A' 0000 0100 1100 1000 B'A 0001 0101 1101 1001 BA 0011 0111 1111 1011 BA' 0010 0110 1110 1010 00 01 11 10 00 0 4 12 8 01 1 5 13 9 11 3 7 15 11 10 2 6 14 10 Para 5 variables. ya que muestra todos los posibles valores de entrada y la salida resultante para cada valor. Un mapa de Karnaugh es similar a una tabla de verdad.2 MAPAS DE KARNAUGH. Anselmo Ramírez González mcfs y vuo 18 . E' B'A' D'C' D'C DC DC' B'A BA BA' f (E. A) A B'A BA B' B A' 00 10 A 01 11 B' B A' 0 2 A 1 3 Para 3 variables. B' B A' B'A' BA' f (B..6. B'A' C' C B'A f (C. B. la efectividad de la simplificación de algebraica depende de nuestra familiaridad con las leyes. Las celdas se disponen de manera que la simplificación de una determinada expresión consiste en agrupar adecuadamente las celdas. B. el mapa de Karnaugh es una secuencia de celdas en la que cada celda representa un valor binario de las variables de entrada. D.Método tabular para simplificar funciones Booleanas Un mapa de Karnaugh proporciona un método sistemático de simplificación de expresiones Booleanas y. reglas y teoremas del álgebra Boleaba y de nuestra habilidad a la hora de aplicarlas. C. si se simplifica adecuadamente. B.

E. C. D. SISTEMAS DIGITALES I Para 6 variables. B. n=2 22 = 4 combinaciones X2´ X1' X1 X1´X2´ 00 0 X1X2´ 10 2 f ( X1.INGENIERÍA ELECTRÓNICA. f (F. A) E' E 11 3 7 15 11 11 35 39 47 43 10 2 6 14 10 10 34 38 46 42 00 16 20 28 24 00 48 52 60 56 01 17 21 29 25 01 49 53 61 57 11 19 23 31 27 11 51 55 63 59 10 18 22 30 26 10 50 54 62 58 F' 00 01 11 10 00 01 11 10 00 0 4 12 8 00 32 36 44 40 01 1 5 13 9 01 33 37 45 41 F'ED'C'BA' 010010 18 Obtención de la Ecuación Simplificada Agrupar mintérminos adyacentes El número de mintérminos agrupados debe provenir de 2n Todo mintérmino expuesto en el mapa debe estar representado en la ecuación simplificada Recomendado hasta para 5 variables F FE'D'CB'A 100101 37 Mapa de Karnaugh para una sola variable 2n posibles combinaciones n=1 x 1' X1' 0 21=2 x1 X1 1 El mapa tiene 2 celdas ó 2 casilleros. Las dos celdas son adyacentes. Anselmo Ramírez González mcfs y vuo 19 .X2) X2 X1´X2 01 1 X1X2 11 3 ADYACENCIA: 0 0 1 2 ----1 2 3 3 Ing.

6 2 -. Anselmo Ramírez González mcfs y vuo X4 20 .4 2 -.1 0 -.8 5 -.4 5 -. X4.X2.7 5 -. X2. SISTEMAS DIGITALES I n=3 X2' X1' X1 X1'X2'X3' 000 0 X1X2'X3' 100 4 f ( X1.X3) X2 23 = 8 celdas X1'X2'X3 X1'X2X3 X1'X2X3' 010 001 011 2 1 3 X1X2'X3 X1X2X3 X1X2X3' 101 111 110 5 7 6 X3' n=4 X3 X3' ADYACENCIA: 0 -.6 6 -.4 0 -.5 1 -.X4 ) X3´ X1´X2´X3´X4´ 0000 0 X1´X2 X3´X4´ 0100 4 X1X2X3´X4 ´ 1100 12 X1X2´X3´X4´´ 1000 8 X1´X2´X3´X4 0001 1 X1´X2 X3´X4 0101 5 X1X2X3´X4´ 1101 13 X1X2´X3´X4 1001 9 24 = 16 celdas X3 X1´X2´X3 X4 0011 3 X1´X2 X3 X4 0111 7 X1X2X3X4 1111 15 X1X2´X3 X4 1011 11 X1´X2´X3 X4´ 0010 2 X1´X2X3X4´ 0110 6 X1X2X3X4 ´ 1110 14 X1X2´X3 X4´ 1010 10 ADYACENCIAS: 0 -.4 0 -.13 X2' X2 X2' X1' X1 X4' n=5 X4 X4' 25 = 32 celdas X4 X1'X2'X3'X4X5 00011 3 X1'X2'X3X4X5 00111 7 X1'X2X3X4X5 01111 15 X1'X2X3'X4X5 01011 11 X1'X2'X3'X4X5' 00010 2 X1'X2'X3X4X5' 00110 6 X1'X2X3X4X5' 01110 14 X1'X2X3'X4X5' 01010 10 f(X1.7 5 -.2 1 -.7 f ( X1.X3.3 3 -.INGENIERÍA ELECTRÓNICA.1 0 -.3 4 -.2 0 -.1 5 -.7 5 -. X3. X5) X4' X1'X2'X3'X4'X5' 00000 0 X1'X2'X3X4'X5' 00100 4 X1'X2X3X4'X5' 01100 12 X1'X2X3'X4'X5' 01000 8 X1'X2'X3'X4'X5 00001 1 X1'X2'X3X4'X5 00101 5 X1'X2X3X4'X5 01101 13 X1'X2X3'X4'X5 01001 9 X2' X2 X4' Ing.X2.

Utilizar el mapa de Karnaugh para implementarla forma de productos mínima de la función lógica especificada en la siguiente tabla de verdad. Anselmo Ramírez González mcfs y vuo 21 . Ing. Reducir la función especificada en la siguiente tabla de verdad a su forma suma de productos mínima mediante mapas de Karnaugh. Resolver el problema anterior para una situación en que las seis ultimas combinaciones binarias no están permitidas. Entradas A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Salida X 0 1 1 0 0 0 1 1 1 0 1 0 1 1 0 1 3. SISTEMAS DIGITALES I X1X2'X3'X4'X5' 10000 16 X1X2'X3X4'X5' 10100 20 X1X2X3X4'X5' 11100 28 X1X2X3'X4'X5' 11000 24 X1X2'X3'X4'X5 10001 17 X1X2'X3X4'X5 10101 21 X1X2X3X4'X5 11101 29 X1X2X3'X4'X5 11001 25 X1X2'X3'X4X5 10011 19 X1X2'X3X4X5 10111 23 X1X2X3X4X5 11111 31 X1X2X3'X4X5 11011 27 X1X2'X3'X4X5' 10010 18 X1X2'X3X4X5' 10110 22 X1X2X3X4X5' 11110 30 X1X2X3'X4X5' 11010 26 X3' X3 X3' X5' X5 X5' EJERCICIOS: 1. Entradas A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Salida X 1 1 0 1 1 1 0 1 2.INGENIERÍA ELECTRÓNICA.

6.14) n =1 4 00 00 01 11 10 1 1 1 1 01 0 0 0 0 11 0 0 0 0 10 1 1 1 1 F1 = A' F2 (D.2.3.A) = DC BA ∑ (0.10. Cin 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1 S (Cin .11.INGENIERÍA ELECTRÓNICA.B.13.10. por mapas de Karnaugh.8. B ) = ∑ (3.4. A.12.C.7 ) n= 3 C out (Cin .15) n =1 4 01 1 1 1 1 11 1 1 1 1 10 1 1 1 1 F2 =1 Ing.A) = 00 00 01 11 10 1 1 1 1 ∑ (0.5.7.5.C. SISTEMAS DIGITALES I EJEMPLOS: Simplifique las funciones siguientes.14.9. B ) = ∑ (1.6.4.4.1. A.12.8. Anselmo Ramírez González mcfs y vuo 22 .6.B.7 ) n =1 3 CIN AB 00 0 1 01 1 0 11 0 1 10 1 0 00 0 1 0 0 01 0 1 11 1 1 10 0 1 0 1 S = Cin ⊕ A ⊕ A 00 0 1 0 0 C out = AB + CinB + CinA 10 1 0 01 1 0 11 1 1 β out = AB + βin'B + βin'A Simplifique: F1 (D.2.2.

12.9.7.2. SISTEMAS DIGITALES I F3 (D.A) = 00 00 01 11 10 1 0 0 1 ∑ (0.14.C.8.D) = AB CD ∑ (0.12.INGENIERÍA ELECTRÓNICA.B.C.6.A) = 00 00 01 11 10 1 0 0 1 ∑ (0.13.5.11.B.4.8.10) n =1 4 01 0 0 0 0 11 0 0 0 0 10 1 0 0 1 F3 =C'A' F4 (D.13.6.7.9.1.1.2.15) n =1 4 00 00 01 11 10 1 0 1 1 01 1 0 1 1 11 0 1 1 1 10 0 1 1 1 F6 = A + BC + B'C' Ing. Anselmo Ramírez González mcfs y vuo 23 .B.10.8.10.A) = 00 00 01 11 10 1 1 1 1 ∑ (0.C.14) n =1 4 01 1 0 0 1 11 0 0 0 0 10 0 1 1 0 F5 = C'B' + CA' F6 (A.15) n =1 4 01 0 1 1 0 11 0 1 1 0 10 1 0 0 1 F4 = C'A' + CA F5 (D.8.B.C.

INGENIERÍA ELECTRÓNICA.C.8.22.23.5. SISTEMAS DIGITALES I F7 (E.7.B.A) = 00 00 01 11 10 00 01 11 10 0 0 0 0 ∑ (1.3.16.10.24..2..B.2.4.C..D.61.60.C.63) n =1 6 01 1 1 1 1 11 1 1 1 1 10 0 0 0 0 00 00 01 11 10 00 01 11 10 0 0 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 10 0 0 0 0 F9 = A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 F8 + F9 = 1 Ing.62) n =1 6 00 00 01 11 10 00 01 11 10 1 1 1 1 01 0 0 0 0 11 0 0 0 0 10 1 1 1 1 00 00 01 11 10 00 01 11 10 1 1 1 1 01 0 0 0 0 11 0 0 0 0 10 1 1 1 1 F8 = A' 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 F9 = (F..6.26.18...4.59.B.31) n =1 5 00 00 01 11 10 1 0 0 1 01 0 0 0 0 11 0 1 1 0 10 1 1 1 1 00 00 01 11 10 1 0 0 1 01 0 0 0 0 11 0 1 1 0 10 1 1 1 1 F7 = C'A' + CB F8 = (F.14. Anselmo Ramírez González mcfs y vuo 24 .D.E..D.A) = DC BA ∑ (0.A) = DC BA ∑ (0..30.15.E.

Anselmo Ramírez González mcfs y vuo 25 . estar marcadas con las letras A. B. c) Encontrar todas las columnas que tengan una sola x y encerrar ésta con un círculo. . determinar los renglones dominados y las columnas dominantes en la tabla. por lo tanto. señalando cada uno de ellos con una letra mayúscula (A.. B.). 5. Agrupar todos los números binarios del mismo índice en un grupo correspondiente. c) Definir el número de 1´s en el código binario como el índice del número. Después de borrar todos los implicantes primos esenciales de la tabla de implicantes primos. que cierto implicante cubre a un mintérmino. Ing. Por ejemplo X 1 X 2 X 3 X 4 representarlo como 1010 b) Encontrar el número decimal correspondiente a ese código binario.3 Quine . Para el punto 1: a) Representar cada mintérmino de la forma canónica de suma de productos como un ' ' código binario. e) Marcar con √ todos los términos que se incluyan en alguna combinación. los códigos y sus equivalentes números decimales se listan también en orden ascendente.Método tabular para simplificar funciones Booleanas Procedimiento: 1. . b) Dentro de la tabla. Listar todos los grupos en una columna siguiendo un orden ascendente en el valor del índice.2. Los términos que se queden sin marcar son los implicantes primos. Marcar con un asterisco los renglones en el que se encuentre alguna ⊗. La tabla tendrá tantos renglones como implicantes primos se hayan encontrado en el paso 1 y deben. Dentro de cada grupo. entonces se habrá obtenido el conjunto de implicantes primos. Encontrar los implicantes primos de la función 2. Estos renglones corresponden a los implicantes primos esenciales. SISTEMAS DIGITALES I 1.Mc Cluskey. f) Repetir los pasos d y e hasta que no sea posible realizar ninguna otra reducción.. Incluir los implicantes primos esenciales en la suma mínima. cada columna está marcada con el número decimal que representa al mintérmino. borrar todos los renglones dominados y las columnas dominantes.. eliminando las variables redundantes según la propiedad 1. C. d) Empezando con los términos en el grupo de menor índice. . y encontrar los implicantes primos esenciales secundarios. marcar con una x. C.6... 4. comparar cada uno con los del grupo de índice mayor en 1. Repetir los pasos 3 y 4 hasta obtener una cobertura mínima de los términos de la función. Construir la tabla de implicantes primos y encontrar los implicantes primos esenciales de la función 3.INGENIERÍA ELECTRÓNICA. Para el paso 2: a) Construir una tabla que tenga tantas columnas como mintérminos haya en la función.

Para resolver una tabla de implicantes primos semicíclica. Definición: Una tabla de implicantes primos semicíclica es cíclica si los costos de todos los renglones son iguales.INGENIERÍA ELECTRÓNICA. se toman todas los d’s como 1’s en el proceso de obtención de los implicantes primos. Cuando una función tiene d’ont cares. Se dice que la columna I es dominante y la columna J es dominada. Esto es debido a que está garantizado que la columna dominante esté cubierta por el renglón que cubre a la columna dominada. Definición: Sean I y J dos renglones de una tabla de implicantes primos. Definición: Una tabla de implicantes primos es semicíclica sí: (1) No (2) (3) tiene implicantes primos esenciales. Definición: Sean I y J dos columnas de una tabla de implicantes primos. El proceso completo se debe repetir para cada uno de los renglones de menor costo y la suma mínima final será la que se obtenga al comparar los costos de las expresiones que resulten de cada elección arbitraria de renglones. está garantizado que las columnas del renglón dominado estarán cubiertas por el renglón dominante. Todas las columnas dominantes y los renglones dominados se pueden eliminar de una tabla de implicantes primos sin afectar el resultado de la minimización. Se dice que el renglón I es dominante y el renglón J es dominado. es decir. se elige algún renglón de menor costo para incluirlo en la suma mínima y entonces utilizar alguna de las técnicas de reducción para eliminar renglones y columnas. Anselmo Ramírez González mcfs y vuo 26 . De igual manera. SISTEMAS DIGITALES I Definición: Dos renglones (columnas) I y J de una tabla de implicantes primos que tienen x’s exactamente en las mismas columnas (renglones) se dice que son iguales (I=J). Ing. En los pasos subsiguientes los d’s se toman como 0’s. ninguna columna tiene sólo una x No existe relación de dominancia entre renglones y columnas Los costos de los renglones no son iguales. Se dice que el renglón I domina al renglón J (I ⊃J) si I = J o si renglón I tiene x’s en todos las columnas donde el renglón J tiene x’s. Se dice que la columna I domina a la columna J (I ⊃J) si I=J ó si la columna I tiene x’s en todos los renglones donde la columna J tiene x’s.

2. 31 1ª Reducción 000-0 √ 00-00 √ 0-000 √ 00-10 √ 0-010 √ -0010 √ 0010√ 001-0 √ -0100 √ 010-0 √ 001-1 √ -0101 √ 0011√ 0-110 √ -0110 √ 01-10 √ 0101A 10-01 B 10-10 √ 1010√ 101-0 √ 1-101 C 111-1 D Números decimales 0. 18.Simplificar la función f0 por el método de Quine McCluskey f 0 (x1 . 22 2ª Reducción 00--0 E 0-0-0 F 0--10 G -0-10 H 001-I -010J -01-0 K Una vez ordenadas las representaciones binarias (tercera columna). 4. x 4 . 5. x2. 21 20. 29 29. e I son el resultado simplificado. 14 6. 6. D. 10. 14 10. x3. x4.INGENIERÍA ELECTRÓNICA. 18 4. 22 4. x3. 6. ahí los renglones: B. x5 ) = ∑ (0. 20 8.21.4. 2.17. 20. 10 2. Clasificar con una literal las reducciones no comparadas 0 A *B C *D E *F *G *H *I J K 2 4 5 6 7 8 10 x 14 17 ⊗ 18 21 x x 29 31 x x ⊗ x x x x x x x x ⊗ x x x x NOTA: En esta tabla no aparecen los md (11. 22) x x ⊗ x x x x x ⊗ ⊗ x f0(x1. H. x3 .6. 21 4. iniciar las comparaciones Al comparar una representación binaria.10. x4. 21 18. 8 2. 5 4. 10 5. 2. Ing.31) + ∑ (11. 6 2. x2.14.22 ) m d Indice Decimal 0 1 2 3 4 5 0 2 4 8 5 6 10 17 18 20 7 11 14 21 22 29 31 Representación binaria de cada termino 00000 √ 00010 √ 00100 √ 01000 √ 00101 √ 00110 √ 01010 √ 10001 √ 10010 √ 10100 √ 00111 √ 01011 √ 01110 √ 10101 √ 10110 √ 11101 √ 11111 √ Números decimales 0. es redundante y no la considere. 5. 20. 10 2. marcarla con √ En 2ª reducción. 21 6. 6 0.. 6 4.7.29. 22 21. 20. 7 5. 14 2. Anselmo Ramírez González mcfs y vuo 27 . 11 17. F.18. 6.20. 6. 7 5. G.8. 22 10. x5) =*B+*D+*F+*G+*H+*I ' ' ' ' ' ' ' ' ' ' ' f0(x1.5. x5) = X1X2X4X5 + X1X2X3X5 + X1X3X5 + X1X4X5 + X2X4X5 +X1X2X3 Observe las columnas de reducción. 7 6. x 2 . 22 20. SISTEMAS DIGITALES I Ejemplo 1. 4 0. sí aparece una comparación ya existente. 8. 2 0.

se obtuvo ya la forma mínima. No Fin Elimina los renglones dominados y las columnas dominantes No ¿Es la tabla cíclica o semicíclica? Si Eliminar alguno de los renglones de menor costo que no se haya elegido previamente e incluirlo en la forma mínima Gráfica de flujo para algoritmo de simplificación por Quine Mc Cluskey Ing. De otro modo repetir para otros renglones de mínimo costo para encontrar la forma mínima.INGENIERÍA ELECTRÓNICA. Anselmo Ramírez González mcfs y vuo 28 . eliminarlos de la tabla e incluirlos en la forma mínima ¿Se han cubierto todas las columnas? Si no se involucro alguna tabla cíclica. SISTEMAS DIGITALES I Inicio Una función de conmutación en la forma canónica de suma de productos Determine todos los implicantes primos por el procedimiento tabular Construya la tabla de implicantes primos Encontrar los implicantes primos esenciales.

Anselmo Ramírez González mcfs y vuo 29 . SISTEMAS DIGITALES I II CIRCUITOS COMBINACIONALES. 2. 2.1 CIRCUITOS COMBINACIONALES. X1 : LOGICA COMBINATORIA Z1 : Xn Zn Diagrama a bloque de los circuitos combinacionales.2 COMPUERTAS LOGICAS.INGENIERÍA ELECTRÓNICA. Compuerta Símbolo Tabla de verdad A 0 0 1 1 B 0 1 0 1 Y 0 0 0 1 Ecuación Analogía AND Y = A∗ B OR A 0 0 1 1 B 0 1 0 1 Y 0 1 1 1 Y=A+B NOT A 0 1 Y 1 0 Y = A´ = A Ing.

SISTEMAS DIGITALES I NAND A 0 0 1 1 B 0 1 0 1 Y 1 1 1 0 Y = (A*B)´= AB = A' + B' NOR A 0 0 1 1 B 0 1 0 1 Y 1 0 0 0 Y = A+ B =A' * B' = (A+B)' OR-EX A 0 0 1 1 B 0 1 0 1 Y 0 1 1 0 Y=A⊕B= AB´+ A´B 2. A + B C S C = A*B S = A´B + AB´ = A ⊕ B A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0 Ing. Anselmo Ramírez González mcfs y vuo 30 .3 DISEÑO DE UN MEDIO SUMADOR BINARIO.INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I SUMADOR BINARIO COMPLETO.B β D β = A´B D = A´B + AB´ D =A ⊕ B A 0 0 1 1 B 0 1 0 1 β 0 1 0 0 D 0 1 1 0 RESTADOR BINARIO COMPLETO. Cout Cin A B S Cout = Cin´AB + Cin A´B + Cin AB´+ Cin A S= Cin´A´B + Cin´AB´+ Cin A´B´+ Cin AB Cout = AB + ( A ⊕ B ) Cin S= Cin ⊕ ( A ⊕ B ) Cin 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1 Tabla con variables de entrada y funciones Booleanas de salida Circuito combinacional de un sumador completo 2.4 MEDIO RESTADOR BINARIO.INGENIERÍA ELECTRÓNICA. β out = βin´(A ⊕ B) + AB D= β in ⊕ A ⊕ B β in 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 β out 0 1 1 1 0 0 0 1 D 0 1 1 0 1 0 0 1 Ing. Anselmo Ramírez González mcfs y vuo 31 . A .

3.6.10.15) ≡ n =1 F2 = ∑ (7.12.INGENIERÍA ELECTRÓNICA.14.5.9.6.4. Anselmo Ramírez González mcfs y vuo 32 . SISTEMAS DIGITALES I Diseño de un circuito combinacional que sume dos términos.11.14) ≡ n =1 4 4 F1 = ∑ (2.3.12.15) ≡ n =1 4 A1 A0 B1 B0 A1 A0 A1 A0 00 01 11 10 00 0 1 1 0 01 1 0 0 1 11 1 0 0 1 10 0 1 1 0 B1 B0 00 01 11 10 00 0 0 1 1 01 0 1 0 1 11 1 0 1 0 10 1 1 0 0 B1 B0 00 01 11 10 00 0 0 0 0 01 0 0 1 0 11 0 1 1 1 10 0 0 1 1 F0 = B´0AO +B0A´0 F0 = B´1B´0A1 + B´1A1A´0 + B1B´0A´1 + B1A´1A´0+ B´1B0A´1A0 + B1B0A1A0 = B´1A1(B´0 + A´0) + B1A´1(B´0 + A´0) + B0A0(B´1A´1 + B1A1) = (B´0 + A´0)( B´1A1 + B1A´1) + B0A0(B´1A´1 + B1A1) = (B0A0)´(B1♁A1) + (B0A0)(B1♁A1)´ = (B0A0) ♁ (B1♁A1) F0 = B1A1 + B1B0A0 + B0A1A0 Ing. B1 B0 A1 A0 + B +A F2 F1 F0 B1B0 A1A0 F2F1F0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 B1 B0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 A1 A0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 F2 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 F1 0 0 1 1 0 1 1 0 1 1 0 0 1 0 0 1 F0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 F0 = ∑ (1.9. cada uno de ellos de 2 bits.11.13.8.

11.3.12.6.11) ≡ n =1 4 A1 A0 B1 B0 A1 A0 A1 A0 00 01 11 10 00 0 1 1 0 01 1 0 0 1 11 1 0 0 1 10 0 1 1 0 B1 B0 D0 = B´0A0 +B0A´0 00 01 11 10 00 0 0 1 1 01 0 0 1 0 11 1 1 0 0 10 1 0 0 0 B1 B0 00 01 11 10 00 0 0 0 0 01 1 0 0 0 11 1 1 0 1 10 1 1 0 0 D0 = B1B0A´1 + B1A´1A´0+ + B´1B´0A1+ B0A1A0 = B1A´1 (B0 + A´0) + + A1(B´1B´0+ B0A0) FS =B´1A1+B´1B´0A0+B´0A1A0 Ing.INGENIERÍA ELECTRÓNICA.4.8.12. e indique el signo B1 B0 A1 A0 B -A FS D1 D0 B1B0 A1A0 FSD1D0 Fs → Función Signo Fs = 0 → Para resultado positivo Fs = 1 → Para resultado negativo 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 B1 B0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 A1 A0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 FS 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 D1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0 D0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 D0 = ∑ (1.7.6.2.14) ≡ n =1 4 4 D1 = ∑ (2.7. cada una de ellas de 2 bits. SISTEMAS DIGITALES I Diseño de un circuito combinacional que reste dos cantidades binarias.9.3. Anselmo Ramírez González mcfs y vuo 33 .13) ≡ n =1 FS = ∑ (1.3.

Anselmo Ramírez González mcfs y vuo Σ2 Σ1 Σ0 34 . + A3 A2 A1 A0 B3 B2 B1 B0 COUT Σ3 Σ2 Σ1 Σ0 CIN B A FULL ADDER A3 A2 A1 A0 B3 B2 B1 B0 B1 A0 B0 COUT Σ3 Σ2 Σ1 Σ0 A3 B3 A2 B2 COUT Σ A1 CIN COUT CIN COUT CIN COUT CIN COUT CIN Σ3 Ing. + A+ B + . ( ) X X X X SUGERENCIA: A + B y AB SON COMPLEMENTOS 1 1+ 0= 1 • • • 0 fb = (A + B + AB ) A + B AB A + B + AB + C = Fc fd = (A + B + AB )C ( ) ( X )´ = X  ( X ) ´  '= X OBTENGA LA FUNCION DEL SIGUIENTE CIRCUITO CIN 2. AB AB • A+ B+ .5 SUMADOR BINARIO DE 4 BITS. SISTEMAS DIGITALES I EJEMPLOS: Simplifique.INGENIERÍA ELECTRÓNICA.

15) n =1 EJERCICIO: Dibuje el diagrama correspondiente a las ecuaciones dadas del detector de paridad.5.6 SUMADOR BCD. Anselmo Ramírez González mcfs y vuo 35 .12.9. 2.6. BA D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 0 Z 0 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 DC 00 01 11 10 00 1 0 1 0 4 01 0 1 0 1 11 1 0 0 0 10 0 1 0 1 fy = ∑ (0.7 DETECTOR DE PARIDAD.10.5.9.12) n =1 00 01 11 10 4 00 0 0 1 0 01 0 1 0 1 11 1 0 1 0 10 0 1 0 1 fz = ∑ (3.3. Ing.10.6. SISTEMAS DIGITALES I 2.INGENIERÍA ELECTRÓNICA.

5 <2 10 22 1 19 3 22 2VIL = 0.4 V VIN = 2...Very Large Scale Integration (>1000) Familia Lógica RTL DTL TTL CTL ECL MOS CMOS IIL TABLA COMPARATIVA ENTRE FAMILIAS Tiempo de Potencia Margen de Propagación Disipada Ruido Compuerta (ns) (mW) (V) NOR NAND NAND AND OR/NOR NAND NOR NOR 50 25 10 5 2 250 30 40 10 15 20 50 50 <1 0.7 0.Medium Sacle Integration (13-99) LSI.4 0.8 FAMILIAS LOGICAS RTL DTL TTL CTL ECL MOS CMOS IIL Resistor Transistor Logic Diode Transistor Logic Transistor Transistor Logic Complementary Transistor Logic Emitter Coupled Logic Metal Oxide Semiconductor Complementary Metal Oxide Semiconductor Integrated Injection Logic INTEGRACIÓN: SSI.5 45 % del VDD 0.2 0..4 2. Ing.Small Escale Integration (1-12 Compuertas) MSI.35 Típico Fan In 3 8 8 5 5 10 10 16 Típico Fan Out 4 8 12 25 25 5 100 8 SERIES TTL: Básica High .4 0.Large Scale Integration (100-1000) VLSI.4 V Tierra = 0 V 0t Rango aceptado para VL en entrada Zona de transicion (prohibida) NIVELES DE VOLTAJE PARA CIRCUITOS TTL. 3- VOH = 2.0 V TABLA COMPARATIVA ENTRE SERIES TTL Tiempo de Potencia Propagación Disipada Serie (ns) (mW) 54/74 54H/74H 54L/74L 54S/74S 54LS/74LS 54SS/74SS 10 66 33 3 9..Speed Low Power Disipation Very High Speed Low Power & Very High Speed Super Schottky 54/74 54H/74H 54L/74L 54S/74S 54LS/74LS 54SS/74SS 5- V VCC = 5 V 4- Rango garantizado para VH en salida Rango aceptada para VH en entrada. Anselmo Ramírez González mcfs y vuo 36 .INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I 2.05 µW <1 0.8 V 1VOL = 0.

INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

2.9 TIPOS DE LÓGICA.

Clasificación

Positiva Negativa Mixta.- Es la combinación de ambas lógicas positiva y negativa.

"1"  → 5 V
LOGICA POSITIVA LOGICA NEGATIVA

"1"  → 0V "0"  → 5 V

"0"  → 0 V EJEMPLO:

Lógica Positiva.

Lógica Negativa.

2.10 CIRCUITOS DE TRES ESTADOS.

S 0 1 1

A 0 0 1

Y 0 1 0

S 0 0 1

A 0 1 0

Y 1 0 0

Ing. Anselmo Ramírez González mcfs y vuo

37

INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

2.11 CODIGOS Código ASCII

El American Standard Code for Information Interchange (ASCII, código estándar americano para el incremento de información) es un código alfanumérico universalmente aceptado, que se usa en la mayoría de los computadores y otros equipos electrónicos. La mayor parte de los teclados de computador se estandarizan de acuerdo con el código ASCII, y cuando se pulsa una letra, un numero o un comando de control, es el código ASCII el que se introduce en el computador. El código ASCII dispone de 128 caracteres que se representan mediante un código binario de 7 bits. Realmente, el código ASCII puede considerarse como un código de 8 bits en el que el MSB (bit más significativo) siempre es 0 (en hexadecimal, de 0 hasta 7F). Los primeros 28 caracteres ASCII son comandos no gráficos, que nunca se imprimen o presentan en pantalla, y solo se utilizan para propósitos de control. Los demás caracteres son símbolos gráficos que pueden imprimirse o mostrarse en pantalla, e incluyen las letras de alfabetos (mayúsculas y minúsculas), los diez dígitos decimales, los signos de puntuación y otros símbolos comúnmente utilizados.
Caracteres de control Nom Dec Binario Hex Símb Dec Binario Hex Símb Símbolos gráficos Dec Binario Hex Símb Dec Binario Hex

NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI DEL DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

0000000 0000001 0000010 0000011 0000100 0000101 0000110 0000111 0001000 0001001 0001010 0001011 0001100 0001101 0001110 0001111 0010000 0010001 0010010 0010011 0010100 0010101 0010110 0010111 0011000 0011001 0011010 0011011 0011100 0011101 0011110 0011111

00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F

space ! " # $ % & ' ( ) * + , . / 0 1 2 3 4 5 6 7 8 9 : ; < = > ?

32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63

0100000 0100001 0100010 0100011 0100100 0100101 0100110 0100111 0101000 0101001 0101010 0101011 0101100 0101101 0101110 0101111 0110000 0110001 0110010 0110011 0110100 0110101 0110110 0110111 0111000 0111001 0111010 0111011 0111100 0111101 0111110 0111111

20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 30 31 32 33 34 35 36 37 38 39 3A 3B 3C 3D 3E 3F

@ A B C D E F G H I J K L M N O P Q R S T U V W X Y Z [ \ ] ^ _

64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95

1000000 1000001 1000010 1000011 1000100 1000101 1000110 1000111 1001000 1001001 1001010 1001011 1001100 1001101 1001110 1001111 1010000 1010001 1010010 1010011 1010100 1010101 1010110 1010111 1011000 1011001 1011010 1011011 1011100 1011101 1011110 1011111

40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4E 4F 50 51 52 53 54 55 56 57 58 59 5A 5B 5C 5D 5E 5F

` a b c d e f g h i j k l m n o p q r s t u v w x y z { | } ~ Del

96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127

1100000 1100001 1100010 1100011 1100100 1100101 1100110 1100111 1101000 1101001 1101010 1101011 1101100 1101101 1101110 1101111 1110000 1110001 1110010 1110011 1110100 1110101 1110110 1110111 1111000 1111001 1111010 1111011 1111100 1111101 1111110 1111111

60 61 62 63 64 65 66 67 68 69 6A 6B 6C 6D 6E 6F 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7D 7E 7F

Table American Standard Code for Information Interchange.
Ing. Anselmo Ramírez González mcfs y vuo 38

INGENIERÍA ELECTRÓNICA.

SISTEMAS DIGITALES I

SIMBOLO

Ç Ü É Â Ä À Å Ç Ê Ë È Ï Î Ì Ä Å É Æ Æ Ô Ö Ò Û Ù Ÿ Ö Ü ¢ £ ¥ ₧ ƒ

DEC 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159

HEX 80 81 82 83 84 85 86 87 88 89 8A 8B 8C 8D 8E 8F 90 91 92 93 94 95 96 97 98 99 9A 9B 9C 9D 9E 9F

SIMBOLO

á í ó ú ñ Ñ ª º ¿ ⌐ ¬ ½ ¼ ¡ « »
░ ▒ ▓ ┃

┥ ╡ ╢ ╖

╕ ╣ ║ ╗ ╝ ╜ ╛ ┐

DEC 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191

HEX A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF

SIMBOLO

 ┴ ┬ ├ ─ ┼ ╞ ╟ ╚ ╔ ╩ ╦ ╠ ═ ╬ ╧ ╨ ╤ ╥ ╙ ╘ ╒ ╓ ╫ ╪ ┘ ┌ █ ▄ ▌ ▐ ▀

DEC 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223

HEX C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF

SIMBOLO

α β Γ π Σ σ µ τ Φ Θ Ω δ ∞ ϕ ∈ ∩ ≡ ± ≥ ≤ ∫ ÷ ≈ ° ∙ . √ η ² ■

DEC 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255

HEX E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF

Tabla de caracteres de código ASCCII extendido, junto a su representación decimal y hexadecimal.

EJEMPLO: Determinar los códigos que se han introducido a través del teclado del computador cuando se han tecleado la secuencia BASIC siguiente. Expresar también cada entrada en notación hexadecimal. 20 PRINT "A=";X Carácter 2 0 Space P R I N T Space " A = " ; X
Ing. Anselmo Ramírez González mcfs y vuo

Binario 0110010 0110000 0100000 1010000 1010010 1001001 1001110 1010100 0100000 0100010 1000001 0111101 0100010 0111011 1011000

Hexadecimal 32H 30H 20H 50H 52H 49H 4EH 54H 20H 22H 41H 3DH 22H 3BH 58H
39

12) n =1 4 ∑ (5. X3. X2.11.15) n =1 4 ∑ (1. X2. X2.9. X2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEÑO).4. X4) = f3(X1.10. X3.11.10.2.INGENIERÍA ELECTRÓNICA.14) n =1 4 ∑ (0.9.8.7. X4) = f2(X1.8.4. X3.10. SISTEMAS DIGITALES I 2.8. X4) = f4(X1. Anselmo Ramírez González mcfs y vuo 40 . X4) = X1X2 X3X4 ∑ (0.6.14. X1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 X3 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 4 X4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 f2 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 f3 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 f4 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 f5 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 f5 (X1. X4) = f1(X1.2.6.12. X2.11.12) n =1 4 ∑ (13. X3. X3.3.4.15) n =1 00 01 00 01 11 10 1 1 1 1 0 0 0 0 11 0 0 0 0 10 1 1 1 1 00 00 01 11 10 1 1 1 1 01 0 0 0 0 11 1 1 1 1 10 0 0 0 0 f5 = X4' f4 = X3'X4' + X3X4 Ing.3.7.12.

INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I 00 01 00 01 11 10 0 1 1 0 1 0 0 1 11 1 0 0 1 10 1 0 0 1 00 00 01 11 10 0 0 1 1 01 0 1 0 1 11 0 1 0 1 10 0 1 0 1 f3 = X2' (X4 + X3) + X2X3'X4' f2 = X1 (X2' + X3'X4') + X1'X2 (X3 + X4) 00 00 01 11 10 0 0 0 0 01 0 0 1 0 11 10 0 0 1 0 0 0 1 0 f1 = X1X2 (X3 + X4) DIAGRAMA: 2. Anselmo Ramírez González mcfs y vuo 41 .13 DECODIFICADOR BINARIO A BCD (DISEÑO). Ing.

C. Pues bien ya se ha comentado que los relojes digitales trabajan con el sistema binario.A) = DIAGRAMA: fg (D.7.2.6.9) = D + CB'+C' B + BA' n =1 Ing.B.B. Introducción : Una vez que ya hemos visto como funcionan los decodificadores sería interesante saber como se despliegan los números digitales en un reloj.4.5.A) = ∑ (2.1.8.4.8) = BA'+C' A' ∑ (0.5.8.5.C.9) = C'+ B' A'+ BA n =1 4 4 fb (D.C.3.A) = fc (D.7.A) = ∑ (0.8.C.6.C.8.6.5.9) = B' A'+ B' C + D + A' C n =1 4 n =1 4 n =1 4 ff (D.3.INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I 2.6.A) = fe (D.B.2. el código BCD es un sistema binario codificado en decimal y para que se vea en dígitos decimales se requiere de un decodificador BCD a 7 segmentos. fa (D.B.A) = 0 1 2 3 4 5 6 7 8 9 D 0 0 0 0 0 0 0 0 1 1 C B A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 fg 0 0 1 1 1 1 1 0 1 1 ff 1 0 0 0 1 1 1 0 1 1 fe 1 0 1 0 0 0 1 0 1 0 fd 1 0 1 1 0 1 1 0 1 1 fc 1 1 0 1 1 1 1 1 1 1 fb 1 1 1 1 1 0 0 1 1 1 fa 1 0 1 1 0 1 1 1 1 1 ∑ (0.9) = B'+ A + C ∑ (0.2.2. Esto resulta de gran ayuda porque si no.C.7.6.4.B.5.3.4.A) = ∑ (0.8. Anselmo Ramírez González mcfs y vuo 42 .6. bien.3.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEÑO).9) = D + B + CA + C' A' ∑ (0.8.9) = D + B + CA + C' A' n =1 4 n =1 4 fd (D.1.B. tendríamos que leer la hora en binario y después tener que transformarla a decimal mentalmente.C.3.B.7.

Anselmo Ramírez González mcfs y vuo 43 . SISTEMAS DIGITALES I 2.15 DECODIFICADOR BINARIO A DECIMAL (DISEÑO).INGENIERÍA ELECTRÓNICA. A 0 0 0 0 0 0 0 0 1 1 B 0 0 0 0 1 1 1 1 0 0 C 0 0 1 1 0 0 1 1 0 0 D 0 1 0 1 0 1 0 1 0 1 f0 1 0 0 0 0 0 0 0 0 0 f1 0 1 0 0 0 0 0 0 0 0 f2 0 0 1 0 0 0 0 0 0 0 f3 0 0 0 1 0 0 0 0 0 0 f4 f5 f6 f7 f8 f9 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 f0 = D'C'B'A' f1 = D'C'B'A f2 = D'C'BA' f3 = D'C'BA f4 = D'CB'A' f5 = D'CB'A f6 = D'CBA' f7 = D'CBA f8 = DC'B'A' f9 = DC'B'A DIAGRAMA: Ing.

Anselmo Ramírez González mcfs y vuo 44 . un corrimiento circular produce otra palabra del código. Es decir. la distancia entre dos palabras de código binario es igual al número de bits en que difieren las dos palabras. SISTEMAS DIGITALES I 2. En general. para cualquier palabra de código. la distancia entre las dos palabras de código es uno.INGENIERÍA ELECTRÓNICA. TABLA: D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 D´ 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C´ 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 B´ 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 A´ 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 DIAGRAMA DEL CODIGO GRAY: Ing. El código gray es uno de los tipos mas comunes de códigos ciclicos y tiene la característica de que las palabras de código para dos números consecutivos difieren solo en un bit.16 DECODIFICADOR BINARIO A GRAY: CODIGO GRAY Un código ciclico se puede definir como cualquier código en el que.

Anselmo Ramírez González mcfs y vuo 45 .INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I 2.17 DECODIFICADOR BINARIO A HEXADECIMAL (DISEÑO). A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 f1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 f2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 f3 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 f4 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 f5 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 f6 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 f7 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 f8 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 f9 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 fA 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 fB fC fD fE fF 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 f0 = D'C'B'A' f1 = D'C'B'A f2 = D'C'BA' f3 = D'C'BA f4 = D'CB'A' f5 = D'CB'A f6 = D'CBA' f7 = D'CBA f8 = DC'B'A' f9 = DC'B'A fA = DC'BA' fB = DC'BA fC = DCB'A' fD = DCB'A fE = DCBA' fF = DCBA DIAGRAMA: Ing.

El multiplexor típico posee varias líneas de entrada de datos y una única línea de salida. También posee entradas de selección de datos. Anselmo Ramírez González mcfs y vuo 46 . A los multiplexores también se les conoce como selectores de datos. Un multiplexor (MUX) es un dispositivo que permite dirigir la información digital procedente de diversas fuentes a una única línea para ser transmitida a través de dicha línea a un destino común. que permiten conmutar los datos digitales provenientes de cualquier entrada hacia la línea de salida. SISTEMAS DIGITALES I 2.INGENIERÍA ELECTRÓNICA.18 MULTIPLEXORES. Símbolo lógico de un multiplexor (MUX) de cuatro entradas: Selección de datos Entradas de datos S0 S1 D0 D1 D2 D3 MUX 0 1 0 1 2 3 Y salida de datos Diagrama de un multiplexor: Ing.

19 DEMULTIPLEXORES. D1=1. recoge datos de una línea y las distribuye a un númeo determinado de líneas de salida. DIAGRAMA: Líneas de selección Líneas de salida de trabajo EJERCICIO: Del siguiente diagrama determine la salida para los sigueintes estados de entradas: D0=0. D2=1. D3=0. Los decodificadores pueden utilizarse también como demultiplexores.INGENIERÍA ELECTRÓNICA. Por este motivo. La línea de entrada de datos está conectada a todas las puertas AND. SISTEMAS DIGITALES I 2. Las dos líneas de selección de datos activan únicamente una puerta cada vez y los datos que aparecen en la línea de entrada de datos pasarán a través de la puerta seleccionada hasta la línea de salida de datos asociada. La siguiente figura muestra un circuito demultiplexor (DEMUX) de 1-línea a 4-líneas. S0=1. Anselmo Ramírez González mcfs y vuo 47 .S1=0 MUX S0 S1 D0 D1 D2 D3 0 1 0 1 2 3 G 0 3 Y Ing. Un demultiplexor (DEMUX) básicamente realiza la función contraria a la del multiplexor. los demultiplexores se conocen también como distribuidores de datos.

A1 A0 B1 B0 Cto.20 COMPARADOR DE MAGNITUD DE DOS BITS. SISTEMAS DIGITALES I 2. Anselmo Ramírez González mcfs y vuo 48 .INGENIERÍA ELECTRÓNICA. Combinacional A>B A<B A=B B1B 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 ENTRADAS A1 A0 B1 B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 fA>B 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 SALIDAS fA=B 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 A1A0 fA<B 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 00 01 11 10 00 0 1 1 1 01 0 0 1 1 11 0 0 0 0 10 0 0 1 0 fA>B = A1B’1 + A0B’1B’0 + A1A0B´0 00 01 11 10 00 1 0 0 0 01 0 1 0 0 11 0 0 1 0 10 0 0 0 1 fA=B = (A1⊕B1)´(A0⊕B0)´ 00 01 11 10 00 0 0 0 0 01 1 0 0 0 11 1 1 0 1 10 1 1 0 0 fA<B = A’1B1 + A’1A’0B0 +A’0B1B0 DIAGRAMA: Ing.

FLOP's En este tema. se van a tratar los circuitos biestables. Los flip-flops son los bloques básicos para la realización de contadores. Los osciladores de impulsos se emplean como fuentes de señales de temporización en los sistemas digitales. registros y otros circuitos de control secuencial. Anselmo Ramírez González mcfs y vuo 49 . por lo que estos dispositivos son muy adecuados como elementos de almacenamiento. en los cuales se pueden mantener indefinidamente.1 FLIP . denominados multivibradores. como generador de señales automantenido. monoestables y los dispositivos lógicos estables. x1 : xn LOGICA COMBINACIONAL z1 : zm y1 .INGENIERÍA ELECTRÓNICA. Y1 MEMORIA : Diagrama a bloque de los circuitos secuenciales.. Ing. Los biestables poseen dos estados estables. • • • • SR (SET RESET) JK D T X1 : Xn LOGICA COMBINATORIA Z1 : Zn Diagrama a bloque de los circuitos combinacionales. El multivibrador monoestable tiene un único estado estable. yr Yr . El multivibrador estable no tiene ningún estado fijo y se emplea principalmente como oscilador.. La diferencia básica entre latches y flip-flops es la manera en que cambian de un estado a otro.. Un monoestable produce un único impulso de anchura controlada cuando se activa o dispara. SISTEMAS DIGITALES I III CIRCUITOS SECUENCIALES 3. Los dispositivos biestables se dividen en flip-flops y latches. denominados SET (activación) y RESET (desactivación).. es decir.

lo que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. xn z1. zm y1.. ... La diferencia principal entre ambos tipos de dispositivos está en el método empleado para cambiaar de estado. . Un latch S-R (Set-Reset) con entrada activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la figura (a).INGENIERÍA ELECTRÓNICA... Básicamente. que se suele agrupar en una categoría diferente a las de los flip-flops. los latches son similares a los flip-flops. ya que son también dispositivos de dos estados que pueden permanecer en cualquiera de sus dos estados gracias a su capacidad de realimentación. .. un latch S − R con entrada activa a nivel bajo está formado por dos compuertas NAND conectadas tal como se muestra en la figura (b).. yr Y1. Esto origina la realimentación (feedback) regenerativa característica de todos los multivibradores... Anselmo Ramírez González mcfs y vuo (b) Latch S − R con entrada activa a nivel bajo 50 . SISTEMAS DIGITALES I x1.. Observe que la salida de cada puerta se conecta a la entrada de la puerta opuesta.. LATCH S-R: Un latch es un tipo de multivibrador biestable. . (a) Latch S-Rcon entrada activa a nivel alto Ing. Yr  →  →  →  → entradas salidas Estado presente Estado siguiente  x1  x  x =  2 :    xn   z1  z  z =  2 :   zn   y1  y  y =  2 :    yn  0/1 Y1  Y  Y =  2 :   Yn  Estado Actual A B C D Entrada x 0 1 D/0 C/1 B/1 A/0 C/1 D/0 A/0 B/1 A 1/0 B 0/1 0/0 1/1 0/0 C 1/0 1/1 x/z D Tabla de Estados Diagrama de Estados LATCHES: El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados..

Un flip-flop es un dispositivo síncrono biestable. C. SISTEMAS DIGITALES I FLIP-FLOPS DISPARADOS POR FLANCO: Los flip-flops son dispositivos biestables síncronos. Un flip-flop disparado por flanco cambia de estado con el flanco positivo (flanco de subida) o con el flanco negativo (flanco de bajada) del impulso de reloj y es sensible a sus entradas sólo en esta transición del reloj.INGENIERÍA ELECTRÓNICA. el término síncrono significa que la salida varía de estado únicamente en un instante específico de una entrada de disparo denominada reloj (Clock. Los símbolos lógicos de estos dispositivos se muestran en la siguiente figura.ESTADO PRESENTE Q' . Esto significa que los cambios en la salida se producen sincronizadamente con el reloj. En este caso.CLK). Anselmo Ramírez González mcfs y vuo 51 . FLIP FLOP .RESET Qn . Observe que pueden ser disparados por flanco positivo (no hay círculo en la entrada C) o por flanco negativo (hay un círculo en la entrada C).2 TABLA DE FUNCION S 0 0 1 1 R 0 1 0 1 Qn+1 Qn 0 1 no permitido COMPARATIVA DE ESTADOS 0 1 0 0 1 1 No Permitidos S R Qn 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Qn+1 Qn Qn+1 0 0 0 1 1 1 0 1 S 0 0 1 0 0 1 R 0 1 0 1 0 0 Qn Qn+1 0 0 0 1 1 0 1 1 S 0 1 0 X R X 0 1 0 Ing. La clave para identificar un flip-flop disparado por flanco mediante su símbolo lógicola da el triángulo que se encuentra dentro del bloque en la entrada del reloj (c).SET R .ESTADO PRESENTE NEGADO Qn+1 .ESTADO SIGUIENTE SALIDAS 3. El triángulo se denomina indicador de entrada dinámica.SR SIMBOLO: ENTRADAS S . la cual recibe el nombre de entrada de control.

5.. y dos entradas: E y X.. 1. 3. 5. Cuando E=1 y X=0. el estado de los flip-flops no cambia. 7. . Si E=0. y repetición.. 00.PULSO DE RELOJ SALIDAS TABLA DE FUNCION: J K 0 0 0 1 1 0 1 1 Qn+1 Qn 0 1 Q´n J K Qn 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 COMPARATIVA DE ESTADOS: Qn+1 0 1 0 0 1 1 1 0 Qn Qn+1 0 0 0 1 1 1 0 1 J 0 0 1 1 0 1 0 1 K 0 1 0 1 1 1 0 0 Qn 0 0 1 1 Qn+1 0 1 0 1 J 0 1 X X K X X 1 0 EJERCICIOS: 1. SISTEMAS DIGITALES I FLIP FLOP . . 8. 3. Ing. 6. 4. 1. Utilizar flip-flops JK.. 2. Cuando X=1. Diseñar un contador que genere la siguiente secuencia binaia. Utilizar flip-flops JK. 7. el circuito permanece en el mismo estado a pesar del valor de X. 6. Este es un circuito secuencial con dos flipflops y una entrada X. 10. . 9. 2. 4. Diseñe un contador descendente de dos bits. Diseñar un contador que genere la siguiente secuencia. 11. el circuito pasa atravez de transiciones de 00 a 11 a 10 a 01 y devuelta a 00. Anselmo Ramírez González mcfs y vuo 52 . 3. 2. 1.. 0. la secuencia de estado es 11.INGENIERÍA ELECTRÓNICA. 00. Cuando X=0. 01. Cuando E=1 y X=1. Diseñar un contador que genere la siguiente secuencia binaria.JK SIMBOLO: CK CK . 10. 4. 0. 11 y repetición. el circuito pasa atravez de transiciones de estado de 00 a 01 a 10 a 11 y devuelta a 00 y repetición. 01. Utilizar flip-flops JK. Diseñe un circuito secuencial con dos flip-flops JK: A y B. 5.. 00.

J K. Anselmo Ramírez González mcfs y vuo 53 .A. Not Allowet PR J CK K CLR Q' Q J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1 Q'n J PR S CK Q Q Qn+1 = K' Qn + JQ'n Q' K R CLR Q' PR D CK Q' CLR Q D 0 1 Qn+1 0 1 D S CK R PR Q Qn+1 = D Q' CLR PR Q T (CK) Q' CLR PR T 0 1 Qn+1 Qn Q'n S Q T CK R CLR Q' Qn+1 = T'Qn + TQ'n Tabla comparativa de los flip flop´s: S R. SISTEMAS DIGITALES I SIMBOLO TABLA DE FUNCION CIRCUITO EQUIVALENTE ECUACION CARACTERISTICA PR S CK R CLR Q' Q S 0 0 1 1 R 0 1 0 1 Qn+1 Qn 0 1 N. D.INGENIERÍA ELECTRÓNICA. Qn+1 = S + R' Qn N. y T Ing.A.

10. usar 4 flip flop JK Declarar en una tabla los estados implicados: ESTADOS QD QC QB QA Decimal 0 2 4 6 8 10 12 14 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 CONDICIONES JK´s JD KD JC KC J B K B JA K A 0 0 0 1 X X X X X X X X 0 0 0 1 0 1 X X 0 1 X X X X 0 1 X X 0 1 1 X 1 X 1 X 1 X X 1 X 1 X 1 X 1 0 0 0 0 0 0 0 0 X X X X X X X X Qn Qn+1 0 0 0 1 1 0 1 1 J 0 0 1 1 K 0 1 0 1 J K 0 X 1 X X 1 X 0 Qn+1 Qn 0 1 Q´n Tabla Comparativa de Estados Tabla de Función FF-JK Vaciar funciones a mapas de Karnaugh y simplificar: BA 00 0 0 X X 01 11 10 0 1 X X 00 X X 0 0 01 11 10 X X 1 0 NOTA: Los espacios en blanco se consideran condiciones irrelevantes (Don´t care) 00 0 X X 0 01 11 10 1 X X 1 00 X 0 0 X 01 11 10 X 1 1 X DC 00 01 11 10 JD = QCQB BA 00 1 1 1 1 00 01 11 10 00 01 11 10 00 01 11 10 KD = QCQB JC = QB KC = QB 01 11 DC 00 01 11 10 10 X X X X JB = 1 00 01 11 10 00 X X X X 01 11 10 1 1 1 1 00 01 11 10 00 0 0 0 0 01 11 10 0 0 0 0 00 01 11 10 00 X X X X 01 11 10 X X X X KB = 1 JA = 0 KA = 1 Ck QA QB QC QD Ing. 8. 12. Anselmo Ramírez González mcfs y vuo 54 . 2. Como propuesta. 14.INGENIERÍA ELECTRÓNICA. y se anille. 4. Use para ello FF-JK. 6. SISTEMAS DIGITALES I Diseño de un contador binario síncrono y de secuencia 0.

SISTEMAS DIGITALES I Ck Qn Qn´ Flip Flop J K Carta de tiempo para un FF .INGENIERÍA ELECTRÓNICA.JK Ck QA QB QC QD Contador Binario Asíncrono de 0 . Ascendente . Anselmo Ramírez González mcfs y vuo 55 .Descendente SN74192 Ing.15 Carta de Tiempo para Contador Asíncrono Ck QA QB QC QD Ck QA QB QC QD Contador BCD.

de secuencia 31. 10. 2. 4. 0 y se anille. 29. Anselmo Ramírez González mcfs y vuo 56 . Use para ello FF-JK. 21. Declarar en una tabla los estados implicados: ESTADOS Deci mal CONDICIONES JK´s JE X X X 0 0 0 0 0 1 KE 0 0 1 X X X X X X JD X 1 X 1 X 0 0 0 1 KD 1 X 1 X 1 X X X X JC X X X X 1 X X 0 1 KC 0 0 0 1 X 0 1 X X JB X 0 0 1 X X 1 X 1 KB 1 X X X 0 1 X 1 X JA X X X X 1 X 0 0 1 KA 0 0 0 1 X 1 X X X 31 21 29 5 10 7 4 2 0 QE QD QC QB QA 1 1 1 1 1 1 0 1 0 1 1 1 1 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 Qn Qn+1 0 0 0 1 1 0 1 1 J 0 0 1 1 K 0 1 0 1 J K 0 X 1 X X 1 X 0 Qn+1 Qn 0 1 Q´n Tabla Comparativa de Estados Tabla de Función FF-JK Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 1 0 0 0 0 0 JE = Q'cQ'B E 0 0 01 11 10 x x Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 x x x x x x KE = QDQ'B E 0 0 01 11 10 0 1 x 0 Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 1 0 0 1 0 x E 0 0 01 11 10 1 x Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 x x x x x 1 KD = 1 E 0 0 01 11 10 x 1 x 1 JD = Q'BQA + Q'CQ'B Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 1 0 x x x 1 E 0 0 01 11 10 x x Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 x x 1 1 0 x E 0 0 01 11 10 0 0 x 0 JC = Q'B + QD KC = Q'EQ'B Ing.INGENIERÍA ELECTRÓNICA. 5. 7. SISTEMAS DIGITALES I Ejemplo Diseño de un contador binario síncrono.

0 0 31 21 29 5 10 7 4 2 0 31 21 29 5 10 Ck QA QB QC QD QE Carta de tiempo para conteo 31. 21. 10. 29. 2. 7.INGENIERÍA ELECTRÓNICA. 21. 7. 4. 5. 0 Ing. 4. 10. 5. 2. Anselmo Ramírez González mcfs y vuo 57 . SISTEMAS DIGITALES I Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 1 x 1 1 x x JB = Q'E E 0 0 01 11 10 0 0 Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 x 1 x x 1 0 E 0 0 01 11 10 x x x 1 KB = Q'D + QC Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 1 0 0 x x 1 E 0 0 01 11 10 x x Q DC 0 0 0 1 1 1 1 0 E' BA 00 01 11 10 x x x 1 1 x KA = Q'E E 0 0 01 11 10 0 0 x 0 JA = QD + Q'CQ'B Circuito para conteo 31. 29.

127 y se anille. 77.INGENIERÍA ELECTRÓNICA. 100. 5. Declarar en una tabla los estados implicados: ESTADOS Decimal CONDICIONES JK´s QB 1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 1 1 QA 0 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 JG 0 0 1 X X X 0 0 1 X X X X 0 0 1 X KG X X X 0 0 1 X X X 0 0 0 1 X X X 1 JF X 0 0 1 X X 0 0 1 X 0 0 0 0 1 X X KF 1 X X X 0 1 X X X 1 X X X X X 0 0 JE KE X 1 1 X X 0 X 1 1 X X 1 0 X 0 X 0 X 0 X 0 X 1 X X 1 1 X X 0 X 0 X 0 JD KD 0 X 0 X 0 X 0 X 1 X X 0 X 1 1 X X 1 1 X X 1 1 X X 0 X 0 X 0 X 0 X 1 JC K C 0 X 1 X X 1 1 X X 0 X 1 1 X X 0 X 1 1 X X 1 0 X 1 X X 0 X 0 X 0 X 1 JB KB X 1 0 X 0 X 0 X 0 X 1 X X 1 0 X 1 X X 1 0 X 1 X X 0 X 0 X 0 X 0 X 0 JA KA 0 X 0 X 0 X 0 X 1 X X 1 1 X X 1 0 X 1 X X 0 X 1 1 X X 0 X 0 X 0 X 1 50 0 20 80 100 125 10 5 12 98 77 65 90 15 31 63 127 QG QF 0 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 0 0 0 0 1 1 1 QE 1 0 1 1 0 1 0 0 0 0 0 0 1 0 1 1 1 QD 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 1 QC 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 Aplicando mapas de Karnaugh se determinan las ecuaciones para J y K correspondientes: Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 00 F' 01 11 10 00 F 01 11 10 0 0 1 0 0 0 x 1 1 0 x x x F' 00 01 11 x x x x x x 0 x KG = QEQD x x 0 0 1 0 1 1 x x F 10 00 01 11 10 x x JG = QCQ'A + QFQD Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 00 F' 01 11 10 00 F 01 11 10 0 0 1 0 0 x x x 1 1 0 0 1 F' 00 01 11 x x x x 1 0 0 KF = QEQB + Q'C x x x x x 0 x F 10 00 01 11 10 x 1 1 0 x x JF = QGQEQ'B + QDQC'A + QEQA Ing. SISTEMAS DIGITALES I Ejemplo Diseño de un contador binario síncrono. 65. 0. 31. 90. de secuencia 50. 20. 125. 98. 80. 10. 63. 12. Use para ello FF-JK. Anselmo Ramírez González mcfs y vuo 58 . 15.

Anselmo Ramírez González mcfs y vuo x 0 x x 0 1 1 F 00 01 11 10 00 01 11 10 x 1 x 0 x x x 0 x 0 1 0 x x x 1 1 59 x x JA = QDQB + QGQF KA = QGQF + Q'D .INGENIERÍA ELECTRÓNICA. Q BA DC SISTEMAS DIGITALES I E' 10 00 01 11 10 00 01 E 11 10 F' Q BA DC E' 00 10 11 10 00 01 E 11 E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 00 F' 01 11 10 00 F 01 11 10 1 0 0 1 0 x 1 x x x 1 0 x 00 01 11 x x x x x 1 x 0 0 0 x x 1 x 0 F 10 00 01 11 10 1 x 1 0 x x JE = Q'CQ'B + QFQC + QBQA Q BA DC KE = QGQ'B + Q'C E 10 00 01 11 10 F' Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 00 F' 01 11 10 00 F 01 11 10 0 1 x x x 0 1 x JD = QGQF + QA 0 x 1 x 0 00 01 11 x x 1 0 1 x x 0 x 0 x 1 x x 1 F 10 00 01 11 10 0 x 0 1 x x KD = QGQ'E + Q'EQ'A + QGQFQB E' E 10 00 01 11 10 F' Q BA DC Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 11 00 F' 01 11 10 00 F 01 11 10 1 x x x 1 0 x x x x 0 x 1 00 01 11 x 0 1 0 x x 0 0 1 0 x 1 x 1 1 F 10 00 01 11 10 x x 1 1 x x JC = Q'FQ'A + QGQF Q BA DC KC = Q'FQ'A + QGQD E' E 10 00 01 11 10 F' Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 11 00 F' 01 11 10 00 F 01 11 10 0 0 1 x x x 0 x 0 x 1 0 0 00 01 11 x x x 0 1 1 x 0 x 0 x x x x x F 10 00 01 11 10 x 1 x 0 1 x JB = Q'CQA + QDQ'A + QFQE Q BA DC KB = Q'D + Q'EQ'A E 10 00 01 11 10 F' Q BA DC E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 E' 00 10 11 10 00 01 E 11 10 00 01 E' 11 10 00 01 E 11 10 00 F' 01 11 10 00 F 01 11 10 0 x 0 x 1 0 1 x Ing.

63. 65. 100. 0. 31. 90. 5. 127 Ing. 98. Anselmo Ramírez González mcfs y vuo 60 . 127 31 63 127 50 0 20 80 100 125 10 5 12 98 77 65 90 Ck QA QB QC QD QE QF QG Carta de tiempo para contador 50. 98. 80. 63. 125. 31. 12. 20. 0. 80. 15. SISTEMAS DIGITALES I Circuitopara contador 50. 90. 5. 65. 77.INGENIERÍA ELECTRÓNICA. 20. 10. 125. 12. 100. 15. 77. 10.

. C. y así sucesivamente Conexión de Ecuaciones: 1er Conteo se conectará JD1 en entrada 1C0 se conectará KD1 en entrada 2C0 se conectará JC1 en entrada 1C0 se conectará KC1 en entrada 2C0 se conectará JB1 en entrada 1C0 se conectará KB1 en entrada 2C0 se conectará JA1 en entrada 1C0 se conectará KA1 en entrada 2C0 3er Conteo se conectará JD3 en entrada 1C2 se conectará KD3 en entrada 2C2 se conectará JC3 en entrada 1C2 se conectará KC3 en entrada 2C2 se conectará JB3 en entrada 1C2 se conectará KB3 en entrada 2C2 se conectará JA3 en entrada 1C2 se conectará KA3 en entrada 2C2 del 1er mux del 2º mux del 3º mux del 4º mux del 5º mux del 6º mux del 7º mux del 8º mux del 1er mux del 2º mux del 3º mux del 4º mux del 5º mux del 6º mux del 7º mux del 8º mux 2º Conteo se conectará JD2 en entrada 1C1 se conectará KD2 en entrada 2C1 se conectará JC2 en entrada 1C1 se conectará KC2 en entrada 2C1 se conectará JB2 en entrada 1C1 se conectará KB2 en entrada 2C1 se conectará JA2 en entrada 1C1 se conectará KA2 en entrada 2C1 4º Conteo se conectará JD4 en entrada 1C3 se conectará KD4 en entrada 2C3 se conectará JC4 en entrada 1C3 se conectará KC4 en entrada 2C3 se conectará JB4 en entrada 1C3 se conectará KB4 en entrada 2C3 se conectará JA4 en entrada 1C3 se conectará KA4 en entrada 2C3 del 1er mux del 2º mux del 3º mux del 4º mux del 5º mux del 6º mux del 7º mux del 8º mux del 1er mux del 2º mux del 3º mux del 4º mux del 5º mux del 6º mux del 7º mux del 8º mux Ing. Probar dicha polarización. para con ello seleccionar el conteo (14-14-14-14 y 2-2-2-2) 7476 ( flip-flop JK con clear y preset) Unir los Pines del reloj (1-6-1-6). A-A y B-B. para que exista un 15 binario cuando se requiera 7448 ( decodificador BCD-7 segmentos ) Ya conectados a cada digito del display: S1 Puentear los pines lamp-test ( 3-3) 0 Puentear los pines RB/out put (4-4) 0 Puentear los pines RB/in put (5-5) 1 ´48 de las decenas: aterrizar entradas D. IMPLEMENTACIÓN Generar una lista de todos los dispositivos que intervengan... 1 DECODIFICADOR BINARIO-BCD Uso del 7483 para corrección. INTERFACE DE MUX CON FF´s Conectar las salidas Y1 de los Mux a la entrada J del FF correspondiente Conectar las salidas Y2 de los Mux a la entrada K del FF correspondiente SB SA S0 0 1 0 1 1er 2º 3er 4º Salida conteo conteo conteo conteo Introduzca primer conteo y compruebe . Arquitectura o distribución de dichos dispositivos sobre las tablillas.. Anselmo Ramírez González mcfs y vuo 61 . después segundo y conmute para probar 1 y 2 ...INGENIERÍA ELECTRÓNICA. y B. Polarización de todos los dispositivos que intervienen en el diseño.. B1. SISTEMAS DIGITALES I PROYECTO SEMIFINAL: CONTADOR DE 4 SECUENCIAS Diseño de los cuatro conteos diferentes Obtención de ecuaciones de J y K para cada FF ( 32 ecuaciones en total ) Comprobar y/o simular cada uno de los conteos. recuerda que es síncrono y que actúan con flanco de bajada Unir los Clear (3-8-3-8). con multímetro o con LED 74153 ( multilexor 4-1) Usará 4 integrados Habilitar cada uno de los Strobe (aterrizar pines 1 y 15 de cada integrado) Unir las selecciones. y C0. Aterrizar B3. con las ecuaciones simplificadas.. para poder limpiar en cualquier momento Unir los Preset (2-7-2-7).

Anselmo Ramírez González mcfs y vuo 62 . SISTEMAS DIGITALES I g1 f1 e1 d1 c1 b1 a1 g0 f0 e0 d0 c0 b0 ’48 g1 f1 e1 d1 c1 b1 a1 g0 f0 e0 d0 c0 b0 a0 ‘48 BCD / 7 Segmentos BCD / 7 Segmentos D1 C1 B1 A1 D0 C0 B0 A0 A1 D0 C0 B0 A0 ’83 + ’08 + ‘32 Binario / BCD D C B A QD JD KD S1 1Y S0 1C3 1C2 1C1 1C0 2Y 2C3 2C2 2C1 2C0 QC JC KC QB JB KB QA JA KA 1Y 2Y ‘76s ‘153s 1C3 1C2 1C1 1C0 2C3 2C2 2C1 2C0 JD4 JD3 JD2 JD1 KD4 KD3 KD2 KD1 JC4 JC3 JC2 JC1 JB4 JB3 JB2 JB1 JA4 JA3 JA2 JA1 KC4 KC3 KC2 KC1 KB4 KB3 KB2 KB1 KA4 KA3 KA2 KA1 Esquema para el contador de 4 secuencia distintas Ing.INGENIERÍA ELECTRÓNICA.

INGENIERÍA ELECTRÓNICA. Segundos y Minutos Ing. Anselmo Ramírez González mcfs y vuo 63 . SISTEMAS DIGITALES I "Cronometro".

4 Dirección del Byte 3 Bus de Direcciones Decodificador de Direcciones Matriz de Memoria Bus de Datos Lectura Escritura Diagrama a bloques de una memoria Ing. condensadores o cualquier otro elemento de almacenamiento de carga. Anselmo Ramírez González mcfs y vuo 64 . Magnéticas y Optica. SISTEMAS DIGITALES I IV MEMORIAS MEMORIAS SEMICONDUCTORAS Son dispositivos de almacenamiento de datos binarios de largo plazo o corto plazo. Las principales memorias son: Semiconductoras. 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 : : 15 16 1 2 3 4 Matriz 16 x 4 1 2 3 4 5 : : 63 64 1 Matriz 64 x Matriz de almacenamiento de 8 x 8 1 1 2 3 4 5 6 7 8 1 2 3 ___ 1 2 3 4 5 6 7 8 5 6 7 8 ___ ___ ___ ___ ___ ___ ___ ___ 4 1 2 3 4 5 6 7 8 Dirección del bit 5.INGENIERÍA ELECTRÓNICA. Las memorias semiconductoras están formadas por matrices de elementos de almacenamiento que pueden ser latches.

Anselmo Ramírez González mcfs y vuo 65 . SISTEMAS DIGITALES I Registro de Registro de Direcciones 101 0 1 Decodificador 2 de 3 Direcciones 4 5 6 7 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 1 0 1 0 1 Datos 10001101 Bus de Direcciones Bus de Datos Escritura Fig. Operación de Lectura Ing.INGENIERÍA ELECTRÓNICA. Operación de Escritura Registro de Registro de Direcciones 011 0 1 Decodificador 2 de 3 Direcciones 4 5 6 7 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 1 0 1 0 1 Datos 11000011 Bus de Direcciones B Bus de Datos Lectura Fig.

ya que ahorran espacio y reducen el numero y el costo de los dispositivos en un diseño. pld2 a) Matriz AND No programada b) Matriz AND programada Ing. Anselmo Ramírez González mcfs y vuo 66 .. La Matriz OR. Observe figuras siguientes: Fig. Las matrices pueden ser fijas o programables.Se programa fundiendo los fusibles para eliminar las variables seleccionadas de las funciones de salida.INGENIERÍA ELECTRÓNICA. Se utilizan en muchas aplicaciones para remplazar a los SSI y MSI. Se clasifican en: ♦ PROM Memoria Programable de Solo Lectura Programmable Read-Only Memory ♦ PLA Programmable Logic Array Matriz Lógica Programable ♦ PAL Programmable Array Logic Matriz Lógica Programable ♦ GAL Matriz Lógica Genérica Generic Array Logic Matrices Programables.Todos los PLD´s están formados por matrices programables. Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de intersección. pld1 a) Matriz OR No programada b) Matriz OR programada Fig. SISTEMAS DIGITALES I V PLD'SDISPOSITIVOS LOGICOS PROGRAMABLES (PLD´s) Los PLD´s son matrices de compuertas lógicas empaquetadas en un solo chip y que pueden ser programadas para desempeñar funciones lógicas definidas según las necesidades del usuario..

Anselmo Ramírez González mcfs y vuo 67 .INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I Fig. pld3 Diagrama simplificado de unaPAL programada Entradas 1 Entrada 2 Matriz AND fija Matriz OR programable Salida 1 Salida 2 Matriz AND progra mable Matriz OR programable Entrada n Salida m Diagrama a bloques de una PROM Diagrama a bloques de un PLA Matriz AND Progra mable Matriz OR fija y lógica de salida Matriz AND progra mable Matriz OR fija y lógica de salida progra mable Diagrama a bloques de un PAL Diagrama a bloques de una GAL PAL 10 L 8 Matriz Lógica Programable Diez Entradas Ocho Salidas Salida activa en Nivel Bajo GAL 16 V 8 Matriz Lógica Genérica Dieciséis Entradas Ocho Salidas Configuración de Salida Variable Ing.

A3 Entrada digital A2 A1 A0 D 1 C 1 B 1 A 1 Salida analógica Vout 15 Circuito convertidor digital / analógico (DAC) El circuito anterior muestra un convertidor DIGITAL / ANALOGICO. Anselmo Ramírez González mcfs y vuo 68 . Analog to Digital Converter) Convertidor Digital – Analógico (DAC). es una red pasiva de resistencias que convierten una palabra de 4 bits paralelos (A3A2A1A0). Observe que la configuración utilizada es un inversor.Este método utiliza una red de resistencias en la que los valores de las resistencias representan los pesos binarios de los bits de la entrada digital..DIGITAL (ADC. Digital to Analog Converter) ANALOGICO .Conjunto de dispositivos electrónicos los cuales permiten convertir una señal digital en una señal analógica Resistencias Ponderadas (Weighted – Resistor) En escalera R-2R (R-2R Ladde) Resistencias ponderadas. y también sumador por lo que la ecuación es: 1000 1000 1000 1000 ×1 + ×1 + ×1 + × 1 = 1 + 2 + 4 + 8 = 15volts 1000 500 250 125 Vout = Ing. de entrada a una tensión analógica (Vout).INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I VI CONVERTIDORES • • DIGITAL – ANALOGICO (DAC..

Anselmo Ramírez González mcfs y vuo 69 ..Se define como el tiempo que tarda un DAC en quedar dentro de ± ½ del LBS del valor final cuando se produce un cambio en la entrada.67% . Monotonicidad. Monotonicidad.Es la comparación de la salida de un DAC y la salida esperada.2% 256 Linealidad. Tiempo de establesimiento Resolución. Se expresa como un porcentaje de la tensión de salida a fondo de escala o máxima.1%.Un error lineal es una desviación de la salida ideal (una línea recta) del DAC. entonces el error máximo para cualquier tensión de salida es (10V)((0.0039 (el 0. y como mucho debería ser ± ½ del LBS. Un caso especial es el error de Offset.. Linealidad. La resolución también puede ser el número de bits que se convierten. Para un DAC de 8 bit´s.. Ing. La precisión deberá ser ≅±0. El número total de escalones discretos es igual 2n-1. Ejemplo. 1 LBS es 1 = 0. 1 1 Ejemplo. un DAC de 4 entradas tiene una resolución 4 = .. Por supuesto depende del numero de bit´s de la entrada. SISTEMAS DIGITALES I CARACTERISTICAS DE FUNCIONAMIENTO DE LOS CONVERTIDORES A/D Resolución. que es la tensión de salida cuando los bits de entrada son todos ceros. donde porcentaje : 15 n es el numero de bits. sí la salida a fondo de un DAC es 10 V y la precisión es de ±0. Precisión.. y sí se expresa como 2 − 1 15 1 (100) = 6.001)=10 mV Idealmente. Tiempo de Establecimiento.Un DAC es monotónico si no produce escalones inversos cuando se le aplica secuencialmente su rango de bits de entrada.INGENIERÍA ELECTRÓNICA.39 % del fondo de escala).Es el recíproco de número de escalones discretos de la salida.

SISTEMAS DIGITALES I RESISTENCIAS PONDERADAS R 20 R R1 = 1 2 R R2 = 2 2 R R3 = 3 2 R0 = Vo = − I f R f = − I S R f = Vo = Rf 3 (2 A3 + 2 2 A2 + 21 A1 + 2 0 A0 ) R TOPOLOGIA R – 2R V0 = − R f V R  S 3 S 2 S1 S 0  + +   + 3 R  21 2 2 2 3 2 4  R f VR 3 V0 = − 2 S 3 + 2 2 S 2 + 21 S 1 + 2 0 S 0 48 R ( ) 70 Ing.INGENIERÍA ELECTRÓNICA. Anselmo Ramírez González mcfs y vuo .

de comparadores para una cantidad binaria razonable Ventaja. Método Contador) PENDIENTE SIMPLE DOBLE PENDIENTE APROXIMACIONES SUCESIVAS COMERCIAL Comparador 7 6 5 1 4 2 3 4 2 1 0 EN D1 D1 D2 Salida Binaria Paralelo I. FLASH ( Paralelo) RAMPA DIGITAL (Rampa en Escalera. Muestreo ADC Flash de 3 bits Div. el No. Tiempo de conversión rápido Ing. Anselmo Ramírez González mcfs y vuo 71 .INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I CONVERTIDORES ANALOGO A DIGITAL (ADC) • • • • • • Flash. de voltaje donde Vref es la fuente 2n –1 Comparadores No necesita comparador para el caso en que todos sean cero Desventaja.

Cuanto mas muestras se toman en una determinada unidad de tiempo.El Vref de cada comparador se establece mediante un divisor de voltaje.. más precisa es la señal digital que representa a la señal analógica. y el código de 3 bits que representa el valor de la entrada analógica se presenta en la salida del codificador. El codificador se muestrea mediante un impulso aplicado a la entrada de habilitación. El código binario queda determinado por la entrada de mayor orden a nivel alto. La velocidad de muestreo determina la precisión con la que la secuencia de códigos digitales representa la entrada analógica al ADC. La salida de cada comparador se conecta a una entrada del codificador de prioridad. SISTEMAS DIGITALES I Funcionamiento.INGENIERÍA ELECTRÓNICA. Anselmo Ramírez González mcfs y vuo 72 . Ejemplos 13-3 Ing.

SISTEMAS DIGITALES I ANALOGO – DIGITAL DE RAMPA DIGITAL (Rampa en escalera) Entrada Analógica ADC Salida Digital Se emplea un DAC y un Contador Binario para generar el valor digital de una entrada analógica. Por su puesto. Ver Fig. el contador debe pasar a través del número máximo de estados antes de realizar la conversión. Ing. el comparador conmuta su salida a nivel alto. este número binario representa el valor de la entrada analógica. El método de rampa digital es mas lento que el método flash porque. produciendo de esta manera una tensión de referencia en escalera a través del DAC 5. La lógica de control carga la cuenta binaria a los latches y pone a cero el contador.INGENIERÍA ELECTRÓNICA. iniciándoce después otra secuencia para muestrear el valor de entrada. Suponemos que el contador se inicializa en el estado Reset y la salida del DAC es cero 2. 8. Anselmo Ramírez González mcfs y vuo 73 . 7. en el caso peor de entrada máxima. 6. y activa a la compuerta AND. El estado binario del contador en ese momento es igual al numero de escalones requeridos (de la tensión de referencia). 4. Los pulsos de reloj hacen que el contador avance. esto significa un máximo de 256 estados. para hacer a la referencia igual ó mayor a la señal analógica de entrada. Cuando la señal de entrada sobrepasa a la señal de referencia. Para una conversión de 8 bits. 9. deshabilitando a la compuerta AND e interrumpiendo el Clock. Se aplica a la entrada una tensión analógica 3. Cuando la tensión de referencia alcanza a la tensión de entrada analógica. provocando que el contador se detenga. la salida del comparador pasa a nivel bajo. El contador continúa pasando de un estado al siguiente. 13-15 Funcionamiento: 1. generando escalones “mas altos” en la tensión de referencia.

INGENIERÍA ELECTRÓNICA. Anselmo Ramírez González mcfs y vuo 74 . SISTEMAS DIGITALES I Ing.

INGENIERÍA ELECTRÓNICA. Anselmo Ramírez González mcfs y vuo 75 . SISTEMAS DIGITALES I Ing.

INGENIERÍA ELECTRÓNICA. SISTEMAS DIGITALES I Ing. Anselmo Ramírez González mcfs y vuo 76 .

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