Flip-Flop J-K

Objetivo: Desarrollar un Flip-Flop J-K y un Latch J-K

Introducción

Flip-flop El flip-flop es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta característica es ampliamente utilizada en electrónica digital para memorizar información. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:
y y

Asíncronos: sólo tienen entradas de control. El más empleado es el biestable RS. Síncronos: además de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo general, las entradas de control asíncronas prevalecen sobre las síncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables síncronos activados por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.

Flip- flop J-K

Es versátil y es uno de los tipos de flip-flop más usados. Su funcionamiento es idéntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia está en que el flip-flop J-K no tiene condiciones no validas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
y y

J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida. K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

CLK: in std_logic. cuando tienen datos de entrada. . end jk. K) begin if (CLK'event and CLK = '1') then if (J = '0'and K = '0') then NQ <= NOT Q. Q <= (Q AND (NOT K)).all . el biestable permanece en el estado que poseía tras la última operación de borrado o grabado. Latch Es un circuito electrónico usado para almacenar información en sistemas lógicos asíncronos. elsif (J = '0' and K = '1') then NQ <= NOT Q. cambian el estado de salida en respuesta a una entrada de reloj.K. la salida adquirirá el estado contrario al que tenía. J. A diferencia del biestable RS. end if. Los latches se pueden agrupar. end flipflop. algunos de estos grupos tienen nombres especiales. end if. Q <= '1'. NQ: inout std_logic). architecture jk of flipflop is begin process (CLK. Q. elsif (J = '1' and K = '0') then NQ <= NOT Q.std_logic_1164. Q <= '0'. como por ejemplo el 'latch quad ' (que puede almacenar cuatro bits) y el 'latch octal' (ocho bits). use ieee. mientras que los biestables síncronos. Los latches son dispositivos biestables asíncronos que no tienen entrada de reloj y cambian el estado de salida solo en respuesta a datos de entrada. Q <= (NQ AND J) OR (Q AND (NOT K)). Un latch puede almacenar un bit de información. end process. en el caso de activarse ambas entradas a la vez. elsif (J = '1' and K = '1') then NQ <= NOT Q.Si no se activa ninguna de las entradas. entity flipflop is port (J. Desarrollo Se elaborara un flip-flop en vhdl Código VHDL library ieee.

Tabla ck 1 1 1 1 j 0 0 1 1 k 0 1 0 1 q q 0 1 Q(not) q(not) q(not) 1 0 q .

end JK. NQ<='0'. end latch. NQ : inout STD_LOGIC). else Q<='0'. NQ<=Q. end if. end if. NQ<=Not Q. Q : inout STD_LOGIC.K) begin if(J='0')then if(K='0')then Q<=Q.STD_LOGIC_ARITH. NQ<='1'.all entity latch is Port ( J : in STD_LOGIC.ALL.STD_LOGIC_1164. j 0 0 1 1 k 0 1 0 1 q q 0 1 Q(not) q(not) q(not) 1 0 q . end if. use IEEE. use IEEE. else if(K='1')then Q<=Not Q. else Q<='1'. architecture JK of latch is begin process (J. K : in STD_LOGIC.Latch library IEEE. end process.

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