1) Se desea disponer de un circuito que reciba por su entrada Y sincrnicamente con los flancos descendentes de reloj, una secuencia

de bits tal que la nica salida Z esta en 1 si(si y solo si) la entrada este en 1y en los 3 periodos de reloj anteriores esa entrada haya estado en 1 al menos 2 veces. Se pide: a) Dibujar diagrama de estados correspondiente. Los estados sern enumerados (en la acepcin VHDL del trmino), designndolos como a,b,c, etc. b) Disear un circuito correspondiente usando como base un registro de desplazamiento de 3 bits con entrada serie y salida paralelo, sensible a los flancos ascendentes de su reloj