CONVERSORES D-A

Ventajas de la representacin digital

Facilidad de procesamiento Inmunidad al ruido Facilidad de transmisin Facilidad de almacenamiento Los circuitos requeridos son menos exigentes en trminos de desempeo para cumplir con los mismos requerimientos. Todo esto con el costo de necesitar conversores A-D y D-A

Conversores A-D (DAC)

D: Valor binario fraccional b1: bit mas significativo (MSB) bn: bit menos significativo (LSB) D puede tomar cualquiera de 2n valores desde 0 hasta (1 2-n) en incrementos de 2-n

Parmetros de desempeo de un conversor D-A

Un conversor D-A acepta una palabra de n bits a su entrada (b1b2.bn) con valor fraccional binario DI y produce una salida analgica proporcional a DI

Conversores A-D (DAC)

Conversores A-D (DAC)

K: Factor de escala
VREF: Voltaje de referencia VFSR = KVREF: Rango de escala completa (Valores comunes: 2.5 V, 5 V y 10 V) Si VREF puede variarse al DAC se le llama conversor multiplicativo (MDAC)

Conversores A-D (DAC)

Dependiendo del patrn de bits de entrada, el voltaje de salida puede ir desde 0 hasta el valor de escala completa VFSV = (1-2-n)VFSR El MSB contribuye al voltaje de salida con un voltaje VFSR/2, mientras el LSB contribuye con VFSR/2n Al LSB tambin se le llama resolucin y es el voltaje ms pequeo diferente de cero que entrega el DAC a su salida.

Conversores A-D (DAC)

Rango dinmico (DR) DR = 20log2n (dB) DR = VFSV/V(LSB) (adimensional)
Se utiliza para determinar el mnimo de bits del DAC.

Especificaciones de los DACs

Errores de los DAC

Se deben a las imperfecciones de los circuitos, al envejecimiento, a los cambios de temperatura y al ruido, entre otros. Los errores se clasifican en estticos y dinmicos.

Especificaciones de los DACs

Errores estticos: Desviacin (offset)
Se corrige desplazando la salida real hasta que se llegue al origen.

Especificaciones de los DACs

Errores estticos: Ganancia
Se corrige variando el factor de escala K.

Especificaciones de los DACs

No linealidad integral (INL) Tambin llamada precisin relativa. Se expresa en fracciones de 1 LSB. Es la diferencia entre el valor de salida del DAC y el valor ideal. Su valor ideal es 0. Se calcula para la curva de transferencia de un DAC particular.

Especificaciones de los DACs

No linealidad diferencial (DNL) Es la diferencia entre el cambio real en la salida del DAC y el cambio ideal (1 LSB), expresado en fracciones de 1 LSB. Si el DNL resulta en un valor menor que -1 LSB, se presenta el fenmeno de nomonotona (el voltaje de salida disminuye con un aumento en el cdigo binario en vez de aumentar) Se calcula para la curva de transferencia de un DAC particular.

Especificaciones de los DACs

Ejemplo: calcular el INL y el DNL para cada cdigo de 3 bits de la grfica.

Especificaciones de los DACs

Tiempo de establecimiento (ts) Tiempo que le toma a la salida del DAC estabilizarse dentro de una banda especificada (usualmente 1/2 LSB) alrededor de su valor final, cuando se presenta un cambio en el cdigo binario de entrada. Valores tpicos: de 10 ns a 10 us.

Especificaciones de los DACs

Sobrepicos de salida (output spike) Tambien llamados glitches. Se deben a la falta de sincronizacin en los cambios de los bits de entrada y a la respuesta no uniforme de la circuitera interna del DAC. Resulta en un pico positivo o negativo de voltaje a la salida del DAC. Pueden minimizarse sincronizando los bits de entrada con latches en paralelo o colocando un circuito de muestreo y retencin a la salida del DAC.

Tcnicas de conversin D-A

DACs de resistencias ponderadas

Tcnicas de conversin D-A

DACs de resistencias ponderadas El error de desviacin de este tipo de DAC puede eliminarse quitando el offset del Amp-Op. Se ve afectado por la resistencia de los interruptores (transistores). Pueden requerir valores no prcticos de resistencia. Tienen aplicacin prctica hasta 6 bits.

Tcnicas de conversin D-A

DACs potenciomtricos Puede trabajar con resistencias de mayor tolerancia. Requiere 2n resistencias y (2n+1-2) interruptores por lo que limita su utilizacin a 8 bits mximo. Puede establecerse fcilmente el rango de voltajes de salida.

Tcnicas de conversin D-A

Escaleras R-2R Es la arquitectura ms utilizada para los DACs

Escaleras R-2R

La resistencia equivalente a la derecha de cada nodo siempre es 2R.

Escaleras R-2R
Escaleras R-2R de corriente

Escaleras R-2R
Escaleras R-2R de corriente Necesita que el potencial de los dos buses de entrada al Amp-Op sea muy cercano.

Escaleras R-2R
Escaleras R-2R de voltaje El voltaje de salida cambia en pasos de K2-n(VH-VL), desde KVL hasta K(VH-2-n(VH-VL) con K = (1+R2/R1) Los valores de VH y VL pueden escogerse a voluntad.

EJERCICIOS
1. Un DAC de 3 bits, diseado para VFSR=3.2 V recibe a su entrada la secuencia de cdigos desde 000 hasta 111. Se encuentra que los valores de salida son vo= 0.2, 0.5, 1.1, 1.4, 1.7, 2.0, 2.6 y 2.9 V. Encuentre el error de desviacin (offset), el error de ganancia, el INL y el DNL, en fracciones de 1 LSB.

EJERCICIOS
2. Un DAC de resistencias ponderadas de 6 bits es implementado con VREF=1.600 V, pero con Rf = 0.99R en lugar de Rf = R y un Amp-Op de baja calidad teniendo una desviacin de voltaje de entrada VOS=5 mV y una ganancia de lazo abierto a = 200 V/V. Encuentre los errores de desviacin y ganancia del DAC en fracciones de 1 LSB. Cul es el valor de peor caso de la salida cuando todos los bits son 1?

EJERCICIOS
3. Un DAC de resistencias ponderadas de 4 bits es implementado con VREF = -3.200 V y un Amp-Op de alta calidad, pero psimos valores de resistencias, de modo que Rf=9.0 k en lugar de 10 k, 2R=22 k en lugar de 20 k, 4R=35 k en lugar de 40 k, 8R=50 k en lugar de 80 k y 16R=250 k en lugar de 160 k. Encuentre el error de ganancia junto con los INL y DNL.

EJERCICIOS
4. (a) Utilizando una escalera R-2R de 8 bits con R=10 k, un diodo de referencia de 2.5 V LM385 y un AmpOp 741, disee un DAC de voltaje de 8 bits con VFSR=10 V (b) Modifique su circuito de tal manera que vO se desve por -5 V. Asuma fuentes reguladas de 15 V.